Cadence全新低功耗PCI Express 5.0 IP支援台積電5奈米製程

全球電子設計創新領導廠商益華電腦 (Cadence Design Systems, Inc.) ， 宣布其支援台積電5奈米製程的PCI Express^® (簡稱PCIe^®) 5.0 規格 IP已準備就緒。後續支援3奈米製程的規格版本預計2022年初推出。目前持續與主要客戶就5奈米系統單晶片 (SoC)設計合作，以超大規模運算和網路應用為目標。Cadence的PCIe 5.0 IP，由PHY、控制器以及驗證IP (簡稱VIP) 組成，針對超高頻寬之超大規模運算、網路和儲存應用的系統單晶片設計為目標。採用Cadence 以PCIe 5.0架構的PHY和控制器子系統，客戶可完成高效能設計並縮短產品上市時間。

Cadence IP採用PCIe 5.0架構提供其高效能實現標準，經主要客戶多次評估，顯示其每秒32GT/s最大數據傳輸率和最糟情況的插入耗損 (Insertion Loss) 皆提供業界最佳的功率。基於Cadence現行7奈米／6奈米的矽晶片驗證產品，5奈米設計可在單向時鐘通道的工作條件下提供完整512GT /s（每秒千兆傳輸）功率優化的解決方案。  

結合Cadence Compute Express Link^™ (CXL^™) 的低延遲控制器IP，PCIe 5.0的Cadence PHY IP實現了針對處理器快取一致性互連、工作負載加速器和記憶體擴充器的新系列應用程式，並支援大範圍的乙太網路協定。此舉為需要因網路類應用而利用同一IP的系統，提供了彈性靈活的使用實例。Cadence站在PCIe 5.0子系統戶用性測試的最前線，與所有主要PCIe測試設備供應商合作一同實現協定和電子合規性。

台積電設計建構管理處副總Suk Lee表示：「我們樂於見到Cadence擴大其IP產品組合，以支援台積電先進製程的PCIe 5.0協定，透過與Cadence的密切合作，有助於我們的共同客戶滿足嚴格的功耗與性能要求，同時受益於台積電先進技術的領先設計解決方案，加速達成晶片創新。」

Cadence 副總裁暨矽智財事業部總經理Sanjive Agarwala表示：「越來越多的客戶不僅只有重點IP需求，而是需要我們提供縮短開發時程和加速終端產品佈署以提供其優勢的全面性解決方案。在台積電N7 / N6、N5和N3技術的高性能IP產品組合中增加了超低功耗PCIe 5.0解決方案，滿足了這一需求。與台積電的緊密合作，確保我們跟進台積電的最新先進製程持續開發領先IP。我們成為PHY IP的重要供應商已超過10年，也是業界最有經驗的PHY設計團隊之一。為PCIe架構開發如此低功耗解決方案，是我們工程團隊為高效能客戶帶來創新的最佳佐證。」

VIAVI Solution副總裁兼實驗室和生產事業部總經理Tom Fawcett 提到：「Cadence用於PCIe 5.0的PHY和控制器測試晶片，在我們的Xgig 訓練器 (Exerciser)及分析儀平台合規測試中顯現其強大的性能。與領導業界及具有遠見的Cadence合作，是對新協定建立在生態系統產生信心並能迅速採用的重要關鍵。」

PCI-SIG總裁暨董事長Al Yanes表示：「身為屹立不搖的PCI-SIG^®成員，Cadence在推動PCIe技術上扮演著要角，憑藉對PCIe IP的不斷投資及創新，Cadence成為實現最新標準並被廣泛運用公司之一。」

PCIe 5.0架構的Cadence IP支持Cadence的智慧系統設計(Intelligent System Design^™ )策略，協助客戶實現先進製程晶片設計卓越。Cadence在台積電先進製程提供全面性的設計IP解決方案組合，亦包含112G、56G、D2D 和先進記憶體IP解決方案。有關用於PCIe 5.0的Cadence IP的更多訊息，請參考:www.cadence.com/go/pcie5pr.

關於Cadence 益華電腦

Cadence在運算軟體領域擁有超過30年的經驗，已為當今電子設計的領導者。公司以智慧系統設計 (Intelligent System Design) 為核心策略，提供軟體、硬體及半導體IP，協助電子設計從概念走向應用實現Cadence服務全球客戶，從晶片、印刷電路板至整體系統打造尖端與創新的電子產品，以應用於行動、消費性電子、超大型運算、5G通訊、汽車、航太、工業及健康醫療等當今最活躍的市場。Cadence 已連續七年榮獲財星雜誌(FORTUNE)評列「百大最佳職場」之肯定。Learn more at cadence.com.

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