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数字设计与签核

Cadence® 数字与签核解决方案, 提供快速的设计收敛和更出色的可预测性,助您实现功耗、性能和面积(PPA)目标。

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定制 IC/模拟/ RF 设计

Cadence® 定制、模拟和射频设计解决方案可以实现模块级和混合信号仿真、布线和特征参数提取等诸多日常任务的自动化,助您节省大量时间。

PRODUCT CATEGORIES

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  • 电路仿真
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  • 版图验证
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  • RF / Microwave Solutions

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系统设计与验证

Cadence® Verification Suite中的系统设计和验证解决方案提供仿真、加速、模拟和验证管理功能。

PRODUCT CATEGORIES

  • 调试纠错分析
  • 硬件仿真加速器
  • 形式化验证与静态验证
  • FPGA 原型验证
  • 验证规划与管理
  • 仿真
  • 软件驱动验证
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IP

开放的 IP 平台助您定制应用驱动的系统级芯片(SoC)设计。

PRODUCT CATEGORIES

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  • Analog IP
  • System / Peripherals IP
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IC 封装设计与分析

提升先进封装、系统规划和多织构互操作性的效率和准确性,Cadence 封装实现工具可实现自动化和精准度。

PRODUCT CATEGORIES

  • IC 封装设计
  • IC封装设计流程
  • SI/PI 分析
  • SI/PI 分析点工具
  • 跨平台协同设计与分析

系统分析

Cadence®系统分析解决方案提供高精度的电磁提取和仿真分析,确保您的系统在广泛的运行条件下正常工作。

PRODUCT CATEGORIES

  • 射频/微波设计
  • 热求解器
  • 电磁求解器

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  • Clarity 3D Transient Solver
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PCB 设计与分析

Cadence® PCB 设计解决方案更好地结合了组件设计和约束驱动流程的系统级仿真,实现更短、更加可预测的设计周期。

PRODUCT CATEGORIES

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  • SI/PI 分析
  • SI/PI 分析点工具
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系统设计与验证

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系统设计和验证学习计划

Cadence Training Services 学习计划以直观的方式向 Cadence 客户展示了所有学习机会。该学习计划提供推荐的课程系列以及工具经验和知识水平,引导学生完成整个学习计划。学习计划涵盖了全球所有可用的 Cadence 技术和参考课程。

System Design and Verification
  • C++ Language Fundamentals for Design and Verification
  • Essential SystemVerilog for UVM
  • Extend the Language Using Specman e Macros!
  • Foundations of Metric Driven Verification
  • Incisive Functional Safety Simulator
  • Incisive SystemC, VHDL, and Verilog Simulation
  • JasperGold Formal Expert
  • JasperGold Formal Fundamentals
  • Level Up Your RTL Bring-Up: Clean RTL Faster Without Simulation!
  • Low-Power Simulation with CPF
  • Low-Power Simulation with IEEE Std 1801 UPF
  • Metric Driven Verification Using Cadence vManager
  • Perl for EDA Engineering
  • Perspec System Verifier – Basic
  • Protium Rapid Prototyping Platform
  • SVA, Formal and JasperGold® Fundamentals for Designers
  • Specman Advanced Verification
  • Specman Fundamentals for Block-Level Environment Developers
  • SystemC Language Fundamentals
  • SystemC Synthesis with Stratus HLS
  • SystemC Transaction-Level Modeling (TLM 2.0)
  • SystemVerilog Accelerated Verification with UVM
  • SystemVerilog Advanced Register Verification Using UVM
  • SystemVerilog Assertions
  • SystemVerilog for Design and Verification
  • Tcl Scripting for EDA + Intro to Tk
  • VHDL Language and Application
  • VIP Basic Building Blocks and Usage
  • Verilog Language and Application
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This online class features the Cadence® Genus™ Synthesis Solution with next generation synthesis capabilities and how SoC design productivity gap is filled by Genus

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