优异的UART 验证 IP,用于您的 IP、SoC和系统级设计测试。

优异的UART 验证 IP,用于您的 IP、SoC和系统级设计测试。自 2014 年起投入使用,已应用于数十种产品设计。

Cadence 为 UART 协议提供了一个成熟而全面的验证 IP (VIP)。Cadence® UART 验证 IP 整合了最新的协议更新,提供了完整的总线功能模型 (BFM),并集成了自动协议检查和覆盖率模型。UART VIP 可以轻松集成在 IP、SoC和系统层面的仿真平台中,帮助您减少测试时间,加速验证收敛,并确保最终产品的质量。该 VIP 可在所有主流的仿真器上运行,支持 SystemVerilog 验证语言以及通用验证方法学 (UVM)。

支持的规范:标准 UART 16550 规范

UART 框图

产品优势

  • 支持 SystemVerilog 和 UVM 的仿真平台语言接口。
  • 合规:包含预定义的检查,验证 DUT 代理是否遵守 UART 规范中定义的协议规则
  • 动态激活,允许推迟选择哪些实例是活动的,直到仿真实际开始
  • 对接收/发送数据包的广泛回调支持,以实现评分和数据操作
  • 支持基本的 SystemVerilog 覆盖率
  • 创建数据包跟踪记录,便于调试

主要功能

下表列出了 VIP 中实现的规范的一些重要功能:

功能名称

描述

模式

  • 同步,异步

传输模式

  • 全双工,半双工

波特率

  • 可配置波特率生成

字长

  • 可配置字长(5、6、7 或 8 位)

停止位

  • 可配置停止位(1、1.5 或 2 位)

错误检测标志

  • 超限、帧和奇偶性错误

IDLE 帧插入/检测

  • 在发射器和接收器上分别支持 IDLE 帧的插入和检测

发送和接收 FIFO

  • 发送器和接收器都支持高达 128 字节的 FIFO 深度

自动流量控制

  • 支持硬件流量控制

扩展功能

  • LIN、MODBUS、驱动启用、IRDA、智能卡和 LPUART

仿真测试集合

VIP 附带一个场景测试集合,可轻松评估和部署 VIP

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