优异的SPI 验证 IP,用于您的 IP、SoC和系统级设计测试。

该 Cadence® 验证 IP (VIP) 支持 SPI 协议。SPI VIP 提供了一个完整的总线功能模型 (BFM),且集成了自动协议检查。Cadence SPI VIP 可以轻松集成在 IP、SoC和系统层面的仿真平台中,帮助您减少测试时间,加速验证收敛,并确保最终产品的质量。该 Cadence VIP 可在所有主流的仿真器上运行,支持 SystemVerilog 验证语言,以及相关的方法学,包括通用验证方法学 (UVM) 和开放验证方法学 (OVM)。

支持的规范:基于 Exynos 5250 规范 Revision 1.00 的三星 SPI、基于 Block Guide V03.06 的摩托罗拉 SPI 和 SafeSPI SPI for Automotive Safety V0.15。

SPI 框图

产品优势

  • 支持 SystemVerilog、UVM、OVM、e 和 SystemC 的仿真平台语言接口
  • 包含预定义的检查,以验证 DUT 代理器、管理器和从属器是否遵守支持的协议功能
  • 生成随机约束总线流量
  • 在多个 TX 和 RX 队列点的回调访问,用于打分和数据操作
  • 创建数据包跟踪记录,便于调试
  • 动态激活,以便在运行时将 VIP 设为主动/被动
  • 提供广泛的 System Verilog 覆盖范围

主要功能

下表列出了 VIP 中实现的规范的一些重要功能:

功能名称

描述

全双工

  • 管理器和从属器同时传输

可变大小的移位寄存器

  • 用于发送和接收的 8、16 和 32 位移位寄存器

可变的总线尺寸

  • 8、16 和 32 位总线接口

发送和接收 FIFO

  • 两个独立的 32 位宽的发送和接收 FIFO

管理器/从属器模式

  • 管理器模式和从属器模式

仅接收

  • 只接收不发送操作

从站选择输出

  • SS 输出

模式故障错误

  • 具有 CPU 中断能力的模式故障错误标志

时钟极性

  • 串行时钟,带可编程极性和相位

等待模式控制

  • 控制等待模式下的 SPI 操作

双向模式

  • 一个串行数据引脚,用于与外部设备连接

低功耗模式

  • 运行模式、等待模式和停止模式

时序延迟

  • SCK 和 SS 信号的时序参数

仿真测试集合

VIP 附带一个场景测试集合,可轻松评估和部署 VIP

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