概述

PLB 设备的黄金标准，面向您的 IP、SoC和系统级设计验证。

自 2011 年发布。

该 Cadence® 验证 IP (VIP) 支持 IBM PLB 标准。它提供了一个成熟的、高性能的合规性验证解决方案，支持仿真、形式分析和硬件加速平台，IP、SoC和系统级验证。PLB VIP 与行业标准的通用验证方法学(UVM) 兼容，可在所有领先的仿真器上运行，并采用行业标准的 Cadence 存储模型核心架构、接口和使用模型。PLB VIP 支持 DCR、PLB4 和 PLB6，用于内核、设备和总线控制器。

支持的规范：PLB4 和 PLB6 规范 - IBM 保密。

PLB 框图

产品优势

  • 支持 SystemVerilog、UVM、OVM 和 SystemC 的仿真平台语言接口
  • 数百个协议和时序检查工具，可轻松发现设计缺陷
  • 所有协议、模型状态和设备事件的事务和内存回调
  • 错误注入能力，包括对读/写数据奇偶性和地址奇偶性错误的错误注入类型
  • 能够动态地更改配置参数
  • SystemVerilog 中具备广泛的功能覆盖率

主要功能

下表列出了 VIP 中实现的规范的一些重要功能：

功能名称

描述

协议
  • 命令、读取数据和写入数据总线 - DCR、PLB4、PLB6

接口
  • 内核、设备、窥探器引脚以及可窥探和不可窥探的命令 - PLB4、PLB6

地址排序
  • 地址重叠读/写 - PLB4、PLB6

缓存一致性
  • Snoop 缓存一致性 - PLB6

数据传输
  • 支持字节、半字、字或行/突发传输 - PLB4、PLB6

仿真测试集合

VIP 附带一个场景测试集合，可轻松评估和部署 VIP

如需更多信息请联系我们

掌握您的工具

教程、文件和当地专家

Cadence 在线支持

通过在线培训、VIP门户、应用笔记和故障排除文章提高您使用Cadence验证IP的效率

了解更多
Related Products
System VIP

Cadence® System-Level Verification IP (System VIP) takes Cadence’s market leadership in IP-level verification automation and brings it to the chip level. It consists of a suite of tools and libraries, each working seamlessly with Cadence’s simulation, emulation, and prototyping engines.

Learn More
Design IP

Silicon-proven Advanced Memory interface IP and industry-leading PCIe and High Speed SerDes IP in leading edge foundry processes

Learn More
Xcelium Logic Simulation

Cadence® Xcelium™ Logic Simulation provides best-in-class core engine performance for SystemVerilog, VHDL, SystemC®, e, UVM, mixed signal, low power, and X-propagation. It leverages single-core and multi-core simulation technology for best individual test performance and machine learning-optimized regression technology for the best regression throughput.

Learn More
Palladium Emulation

Cadence® Palladium® emulation platform provides early software development, hardware/software verification and debug, and in circuit emulation. It provides the highest debug productivity early in the design cycle when the RTL is still changing.

Learn More