JESD204 验证 IP,用于您的 IP、系统级芯片和系统级设计测试。

Cadence 为 JESD204 协议提供了一个成熟而全面的验证 IP (VIP)。Cadence® JESD204 验证 IP 整合了最新的协议更新,提供了完整的总线功能模型 (BFM),并集成了自动协议检查和覆盖率模型。JESD204 VIP 可以轻松集成在 IP、系统级芯片 (SoC) 和系统层面的仿真平台中,帮助您减少测试时间,加速验证收敛,并确保最终产品的质量。该 VIP 可在所有主流的仿真器上运行,支持 SystemVerilog 验证语言,以及相关的方法学,包括通用验证方法学 (UVM)。

支持的规范:JESD204B 和 JESD204C

JESD204 框图

产品优势

  • 支持 SystemVerilog、UVM、OVM、e 和 SystemC 的仿真平台语言接口
  • 包含预定义的检查项,以验证 DUT 代理、发射器和接收器是否遵守支持的协议特征
  • 通过预定义的错误注入生成随机约束总线流量
  • 在多个 TX 和 RX 队列点的回调访问,用于打分和数据操作
  • 创建数据包跟踪器,便于调试通道上的所有事务

主要功能

下表列出了 VIP 中实现的规范的一些重要功能:

功能名称

描述

拓扑结构

  • 发射器或接收器配置

时钟频率

  • VIP 在源时钟上工作,因而支持任何频率

初始通道对齐

  • 启用或禁用初始通道对齐

编码类型

  • 8b10、64b66b 和 64b80b 编码模式

64 位同步帧头

  • 传输所有类型的同步帧头信息,例如,FEC、CRC-3、CRC-12 和命令通道

子类

  • 子类 0、子类 1 和子类 2

加扰

  • 支持通过用户特定的初始种子值进行加扰

字符替换

  • 有和无扰乱的字符替换功能

确定性延迟

  • 子类 1 和 2 的确定性延迟

传输层参数

  • 配置/注册以控制传输层功能,如 CS、HD 和 F

通道控制

  • 通道范围从 1 到 32

通道到通道延迟

  • 在通道未对齐的情况下进行传输和接收

测试模式

  • 逐层测试模式

绕过传输层

  • 跳过传输层的操作,如填充尾部比特

仿真测试集合

VIP 附带一个场景测试集合,可轻松评估和部署 VIP

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