Hyperflash 存储器设备的黄金标准,面向您的 IP、系统级芯片和系统级设计验证。

Hyperflash 自 2018 年投入生产,应用于诸多生产设计。

用于 HyperFlash 的 Cadence® 存储器模型验证 IP (VIP) 为使用 HyperBus 协议的 HyperFlash 控制器提供验证支持。该 VIP 提供了一个成熟的、高性能的合规性验证解决方案,适用于 IP、系统级芯片 (SoC) 和系统级验证。该 HyperFlash VIP 与行业标准的通用验证方法 (UVM) 兼容,可在所有主流的仿真器上运行,并利用行业标准的 Cadence 内存模型核心架构、接口和使用模型。

支持的规范:Cypress 规范中的功能文件编号:001-99198 Rev. *H 于2017 年 2 月 6 日修订。

HyperFlash 图

产品优势

  • 数百个协议和时序检查工具,可轻松发现设计缺陷
  • 数十种预定义配置,基于特定存储器供应商的零件编号、数据手册或 ememory.com 上的通用定义
  • 所有协议、模型状态和设备内存事件的事务和内存回调
  • 通过用户修改事务内容,实现错误注入
  • 能够动态地更改配置参数
  • 能够检查错误并更改错误的严重程度
  • 创建数据包跟踪记录,便于调试
  • 支持 SystemVerilog 和 UVM 的仿真平台语言接口

主要功能

下表列出了 VIP 中实现的规范的一些重要功能:

功能名称

描述

密度

  • 128Mb 到 512Mb

通用功能

  • 支持状态寄存器的读取和清除命令
  • 支持 POR 定时器寄存器的编程、读取命令
  • 支持中断控制和状态寄存器
  • 支持易失性和非易失性配置控制寄存器
  • 读取存储器阵列数据,将数据编程到存储器中,将数据编程到闪存中
  • 支持擦除、暂停和恢复、空白检查、进入深度掉电的命令
  • 支持将缓冲区编程到闪存的确认命令
  • 支持设备输入和输出时序以及变型存储器操作时序

突发

  • 封装式突发:支持突发长度:16 字节(8 时钟)、32 字节(16 时钟)、64 字节(32 时钟)、线性突发和混合突发:一个封装式突发后进行线性突发

复位输出引脚功能

  • 通过以下方式支持复位功能:硬件复位(通过 RESET# 引脚),复位和地址空间覆盖 (ASO) 退出 (0xF0) 命令,通过 RSTO# 进行系统级通电复位

中断

  • 支持 INT# 输出,以产生外部中断:繁忙到就绪过渡和 ECC 检测期间

DDR 中心对齐读取 Strobe 信号

  • 支持使用 Phase Shifted Clock 输入 PSC 和 PSC# 引脚,相对于读取数据输出对 RWDS 信号进行移相

ASO 功能

  • 面向各种 ASO 的命令支持,如:ID-CFI、ASPR ASO、Password ASO、PPB ASO、PPB Lock Bit ASO 和 DYB ASO

ECC

  • ECC 状态输入,ECC 状态读取,错误低地址寄存器,错误高地址寄存器,读取错误检测计数器和清除 ECC 错误

CRC

  • CRC ASO 条目,加载 CRC 开始/结束地址,CRC 暂停,阵列读取,CRC 恢复,读取检查值低/高结果寄存器

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