JEDEC® LPDDR5 存储器设备的黄金标准,面向您的 IP、系统级芯片和系统级设计验证。

自 2015 年起投入生产,应用于数十种生产设计。

该 Cadence® 验证 IP (VIP) 支持 JEDEC® 低功耗存储器设备、LPDDR5 标准。它提供了一个成熟的、高性能的合规性验证解决方案,支持仿真、形式分析和硬件加速平台,适用于知识产权 (IP)、系统级芯片 (SoC) 和系统级验证。LPDDR5 VIP 与行业标准的通用验证方法 (UVM) 兼容,可在所有领先的仿真器上运行,并采用了行业标准的 Cadence 内存模型核心架构、接口和使用模型。

LPDDR5 标准是业界领先的低功耗易失性 (DRAM) 设备存储器标准,用于存储系统代码、软件应用和用户数据。LPDDR5 低功耗存储器设备标准旨在满足最新一代移动设备的性能和存储器密度要求,如智能手机、平板电脑、超薄笔记本以及最新高速 4G 网络上的类似连接设备。

支持的规范:LPDDR5 存储器模型 VIP 支持在 JEDEC 上针对 LPDDR5 和 LPDDR5x 进行投票的最新建议和规范:JESD209-5A 和 JC-42.6-1854.99A,日期为 2019/10/04。

LPDDR5 框图

产品优势

  • 数百个协议和时序检查工具,可轻松发现设计缺陷
  • 数百种预定义配置,基于特定存储器供应商的器件编号、数据手册或 ememory.com 上的通用 JEDEC 定义
  • 所有协议、模型状态和设备内存事件的事务和内存回调
  • 能够选择性地跳过初始化或动态更改配置参数
  • 创建数据包跟踪记录,便于调试
  • SystemVerilog 中具备广泛的功能覆盖率
  • 与 DFI LPDDR5 解决方案集成,用于 IP 级验证
  • 与系统性能分析器即插即用,用于子系统或 SoC 性能验证
  • 支持 SystemVerilog、UVM、OVM 和 SystemC 的仿真平台语言接口

主要功能

下表列出了 VIP 中实现的规范的一些重要功能:

功能名称

描述

速度

  • 1066.5MHz (8533 Mbps)

设备密度

  • 支持从 2Gb 到 32Gb 在内的各种设备密度

Bank 架构

  • 8B、16B 和 4BankGroup

一般的 DDR 功能

  • 激活、预充电和模式寄存器写入和读取、CAS、掩码写入、读取、写入、掩码写入、掉电、刷新、自刷新和 DSM 命令及相关的时序检查
  • 初始化序列
  • 总线时序:每通道或每位的建立/保持,脉冲宽度
  • 时钟频率变化和时钟停止及相关检查器。
  • RDQS 时序支持
  • VREF 电流发生器 (VRCG)
  • 差分时钟 (CK, WCK) 检查
  • 占空比监控 (DCM)
  • 温度降额

  • tHZDQ,tHZDQS
  • 启用链接 ECC 时的内核时序表
  • 用户可配置时序参数,用于在读取路径中破坏数据眼图

训练模式

  • 增强型 RDQS 训练模式
  • 读取 DQ 校准
  • 写入均衡
  • 命令总线训练模式 1 和模式 2
  • WCK2DQ 振荡器
  • RDQS 切换模式
  • 读取 FIFO 和写入 FIFO
  • 使用 FIFO 链接 ECC WCK-RDQS_t/奇偶校验训练
  • Vref CA 和 DQ 训练
  • 基于读/写的 WCK-RDQS_t 训练

写入时钟

  • WCK2Ck 同步
  • 4:1 和 2:1 WCK 与 CK 比率
  • WCK 同步关闭时序
  • WCK2DQ 低频和高频 AC 时序
  • 增强型 WCK 始终开启
  • 写入与时钟相关的时序参数支持 - tWCH、tWCL、tWCK(平均)和 tJIT
  • WCK 暂停模式 - tWCKSUS

低功耗功能

  • 读取和写入数据拷贝
  • Write-X
  • WXS、WXSA 和 WXSB 支持(字节数可控的 writex)

可配置的前同步码和后同步码

  • 允许为读取、写入和掩码写入配置前同步码和后同步码

数据总线翻转

  • 总线上的数据在读写时可以翻转,以节省功耗

频率设置点

  • 通过复制通常随工作频率变化的模式寄存器参数,允许LPDDR5在三种不同的工作频率之间切换

探索模式

  • VIP 作为一个被动的监视器,不驱动数据,只检查命令协议:读取、MRR、写入和掩码写入

MPC

  • 支持所有 6 个 MPC 指令

命令总线训练

  • 训练将内部 VREF(ca) 集中在 CA 数据眼图中,同时,允许对 CS 和 CA 信号进行时序调整,以满足建立和保持要求

延时编码频率表

  • 检查给定频率的所有读写延时要求

Tccd+n 读写

  • 读取合并和写入合并的所有组合将 Tccd+n 分开

延迟建模

  • 输入和输出信号的延迟建模,在仿真器波形上显示延迟建模的内部信号

单端时钟

  • 支持单端时钟、写入时钟和 RDQS

字节模式

  • 支持字节模式 (x8) 设备

刷新

  • 刷新速率和选项,用于控制新速率的应用

温度降额

  • 支持温度降额和每时序降额系数

Link-ECC

  • 支持读写链接纠错代码

DMI 引脚行为

  • 基于读/写相关命令的 DMI 引脚行为

ODT

  • 支持时序片内端接 (ODT),这是启用 ODT 后的 command-to-command 时序检查,tODTup,tDQ7FSP

ZQ 校准

  • 支持基于命令和背景的 ZQ 校准

偏斜支持

  • 支持使用 tDQSQ 在 RDQS 上增加偏斜
  • 支持使用 tWCKDQISkew 在写入的过程中在 bytelane 上添加偏斜

占空比调整器

  • 支持在读取过程中控制 RDQS/DQ 的占空比

RDQS 毛刺建模

  • 能够在 RDQS 上添加毛刺

Rank-to-Rank 时序检查

  • 支持使用 LPDDR5MDP 进行 rank2rank 时序检查
  • 支持 JESD209-5A 规范中的所有 Rank-to-Rank 时序约束

刷新管理

  • 支持刷新管理功能

监控模式

  • 在这种模式下,DRAM 将执行全面的协议验证。然而,DRAM 不会在 I/O 引脚上驱动(输出)任何数据。

DFE

  • 对决策反馈均衡的支持包括:写入数据突发操作前受启用 DFE 和 tDPRE 预驱动要求影响的 Rank-to-rank 时序约束

功能覆盖率

  • 提供丰富的模型功能覆盖率
  • 通过 LPDDR5MDP 提供 Inter-rank 检查覆盖率

延迟随机化

  • 支持有漂移的 WCKDQO 上的延迟随机化

PPR

  • 支持打包后修复功能

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