一流的 Arm® SWD 验证 IP (VIP),用于您的 IP、系统级芯片和系统级设计测试。

Cadence® SWD 验证 IP (VIP) 提供对串行线调试协议的支持,该协议是 Arm® 调试接口规范的一部分。它提供了高能力的合规验证解决方案,支持仿真、形式分析和硬件加速平台,包含了最新的协议更新,并集成了自动协议检查和覆盖模型。SWD VIP 有助于在测试平台上轻松实现 IP、系统级芯片(SoC)和系统级设计的集成,可在所有主流的仿真器上运行,支持 SystemVerilog 和 e 验证语言,以及相关的方法学,包括通用验证方法学 (UVM) 和开放验证方法学 (OVM)。

支持的规范:SWD v1 和 v2,符合 Arm 调试接口规格 v6.0(ADIv6.0)。

AMBA SWD 图

产品优势

  • 支持 SystemVerilog、UVM、OVM 和 SystemC 的仿真平台语言接口
  • 通过预定义的错误注入生成随机约束总线流量
  • 在多个队列点进行回调访问,以便进行数据比对和数据操作
  • 提供全面检查和覆盖率模型
  • 动态激活,以便在运行时将 VIP 设为主动/被动
  • 创建数据包跟踪记录,便于调试

主要功能

下表列出了 VIP 中实现的规范的一些重要功能:

功能名称

描述

串行线调试端口

  • 按照 ADIv6.0 规范中 B4 节的要求,全面支持 SWD-DP 功能

串行线/JTAG 调试端口

  • 按照 ADIv6.0 规范中 B5 节的要求,全面支持 SWJ-DP 的 SWD 相关功能, 包括可定制的 JTAG/SWD 切换机制

错误注入

  • 能够在单比特位级别注入错误(奇偶校验、起始位、停止位等)

仿真测试集合

VIP 附带一个场景测试集合,可轻松评估和部署 VIP

如需更多信息请联系我们

掌握您的工具

教程、文件和当地专家

Cadence 在线支持

通过在线培训、VIP门户、应用笔记和故障排除文章提高您使用Cadence验证IP的效率