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数字设计与签核

Cadence® 数字与签核解决方案, 提供快速的设计收敛和更出色的可预测性,助您实现功耗、性能和面积(PPA)目标。

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定制 IC/模拟/ RF 设计

Cadence® 定制、模拟和射频设计解决方案可以实现模块级和混合信号仿真、布线和特征参数提取等诸多日常任务的自动化,助您节省大量时间。

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Offering a full verification flow to our customers and partners that delivers the highest verification throughput in the industry

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An open IP platform for you to customize your app-driven SoC design.

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提升先进封装、系统规划和多织构互操作性的效率和准确性,Cadence 封装实现工具可实现自动化和精准度。

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Multiphysics System Analysis

Cadence® system analysis solutions provide highly accurate electromagnetic extraction and simulation analysis to ensure your system works under wide-ranging operating conditions.

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Cadence® PCB 设计解决方案更好地结合了组件设计和约束驱动流程的系统级仿真,实现更短、更加可预测的设计周期。

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System VIP

可使效率提高 10 倍的片上系统验证自动化

观看视频 解决系统级一致性验证挑战白皮书
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Improve SoC-Level Verification Efficiency by Up to 10X

Smart Verification Technology and Solutions

Nick Heaton gives an introduction to System VIP

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  • System VIP

    • System Testbench Generator | Cadence
    • System Traffic Libraries | Cadence
    • System Performance Analyzer
    • System Verification Scoreboard | Cadence

核心优势

  • 芯片级验证效率提高 10 倍
  • 为复杂的基于 Arm、x86 和 RISC-V 的片上系统自动生成芯片级仿真平台
  • 利用丰富的测试库快速启动用于片上系统一致性、性能瓶颈识别和其他目的的片上系统测试
  • 自动化的片上系统级分析、检查和报告
  • 完整的 DRAM解决方案针对应用 LPDDR5x、DDR5、HMB3 和 GDDR6 协议的复杂内存控制器、PHY 和器件,加速其 IP 到 SoC 级验证
  • 可跨越仿真,硬件仿真和原型验证引擎进行移植

由于片上系统设计日趋复杂,对具有各种 IP 组件、总线和接口的全组装芯片进行验证已成为流片的关键途径。芯片级仿真平台的创建、总线流量生成、总线性能瓶颈识别以及数据和缓存一致性验证都未能实现自动化。为了完成这些任务而进行的工作容易出错且耗时。被忽视的性能瓶颈可能会导致项目后期暴露出在架构层面上的疏漏,而处理多个并行计算引擎的缓存一致性极端案例可能需要耗时数月。

Cadence® System-Level Verification IP (System VIP) 使 Cadence 在 IP 级验证自动化领域处于市场领先地位,并将其带入芯片级领域。它由一套工具和库组成,每个工具和库都能与 Cadence 的仿真,硬件仿真和原型仿真引擎无缝配合。

15191_System-Level_VIP_diagram

Cadence System VIP 包括:

  • System Testbench Generator 让用户可以通过 IP-XACT 或 CSV 对他们的仿真平台拓扑结构进行描述,并自动生成立即可用的 UVM SystemVerilog 仿真测试平台或用于硬件仿真的C 测试平台。
  • System Traffic Library 为用户提供了包括一致性、性能、PCIe 和 NVMe 子系统等的片上系统常见领域的丰富的可移植激励测试,这些测试可在仿真,硬件仿真和最终芯片中无缝运行。这些库与 Cadence VIP 和 Accelerated VIP (AVIP) 集成,以实现快速启动。
  • System Performance Analyzer 可对内存子系统、总线互连模块和外围设备进行全面的性能分析。
  • System Verification Scoreboard 提供数据和缓存一致性检查,让用户可以检查整个系统的数据一致性,支持仿真和硬件仿真流程。这一自动化记分板支持一致性互连、内存和外围设备,并与 Cadence VIP 和 AVIP 集成。

借助 System VIP 打造超大规模架构、汽车、手机和消费级片上系统,Cadence 客户可实现芯片级验证的自动化,效率比内部研发的现有方法高 10 倍。

System VIP
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  • Cadence Expands Collaboration with Arm to Accelerate Mobile Device Silicon Success 06/28/2022

  • Cadence Collaborates with Arm to Accelerate Hyperscale Computing and 5G Communications SoC Development 04/27/2021

  • Cadence Brings Verification IP to the Chip Level with New System VIP Solution 10/13/2020

博客 VIEW ALL
Customers

“We’ve reduced some of the complex SoC verification challenges, especially around IO peripherals. By using Cadence System Traffic Libraries and System Performance Analyzers, Arm was able to automate complex test generation processes, enabling a quicker PCIe integration verification and performance analysis.”

Tran Nguyen, director of Design Services at Arm.

Resource Library

Video (7)

  • Cadence Delivers Verification Throughput
  • CadenceTECHTALK: Accelerating Performance SoC Testing with Cadence System VIP
  • Better PPA for SoCs with Interconnect Workbench and CoreLink System IP
  • Accelerating SoC Verification Throughput with System VIP
  • Improve SoC-Level Verification Efficiency by Up to 10X with System VIP
  • Smart Verification Technology and Solutions
  • Introduction to System VIP

White Paper (3)

  • Addressing the Challenge of Verifying System-Level Performance
  • System-Level Coherency Verification Challenges
  • System-Level Coherency Verification Challenges

Customers Success (1)

  • Renesas and Cadence

Press Releases (3)

  • Cadence Expands Collaboration with Arm to Accelerate Mobile Device Silicon Success | Cadence
  • Cadence Collaborates with Arm to Accelerate Hyperscale Computing and 5G Communications SoC Development | Cadence
  • Cadence Brings Verification IP to the Chip Level with New System VIP Solution | Cadence

Webinar (1)

  • CadenceTECHTALK: Accelerating Performance SoC Testing with Cadence System VIP
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A Great Place to Do Great Work!

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