System VIP

核心优势

• 芯片级验证效率提高 10 倍
  
• 为复杂的基于 Arm、x86 和 RISC-V 的片上系统自动生成芯片级仿真平台
  
• 利用丰富的测试库快速启动用于片上系统一致性、性能瓶颈识别和其他目的的片上系统测试
  
• 自动化的片上系统级分析、检查和报告
• 可跨越仿真，硬件仿真和原型验证引擎进行移植

由于片上系统设计日趋复杂，对具有各种 IP 组件、总线和接口的全组装芯片进行验证已成为流片的关键途径。芯片级仿真平台的创建、总线流量生成、总线性能瓶颈识别以及数据和缓存一致性验证都未能实现自动化。为了完成这些任务而进行的工作容易出错且耗时。被忽视的性能瓶颈可能会导致项目后期暴露出在架构层面上的疏漏，而处理多个并行计算引擎的缓存一致性极端案例可能需要耗时数月。

Cadence® System-Level Verification IP (System VIP) 使 Cadence 在 IP 级验证自动化领域处于市场领先地位，并将其带入芯片级领域。它由一套工具和库组成，每个工具和库都能与 Cadence 的仿真，硬件仿真和原型仿真引擎无缝配合。

Cadence System VIP 包括：

• System Testbench Generator 让用户可以通过 IP-XACT 或 CSV 对他们的仿真平台拓扑结构进行描述，并自动生成立即可用的 UVM SystemVerilog 仿真测试平台或用于硬件仿真的C 测试平台。
• System Traffic Library 为用户提供了包括一致性、性能、PCIe 和 NVMe 子系统等的片上系统常见领域的丰富的可移植激励测试，这些测试可在仿真，硬件仿真和最终芯片中无缝运行。这些库与 Cadence VIP 和 Accelerated VIP (AVIP) 集成，以实现快速启动。
• System Performance Analyzer 可对内存子系统、总线互连模块和外围设备进行全面的性能分析。
• System Verification Scoreboard 提供数据和缓存一致性检查，让用户可以检查整个系统的数据一致性，支持仿真和硬件仿真流程。这一自动化记分板支持一致性互连、内存和外围设备，并与 Cadence VIP 和 AVIP 集成。

借助 System VIP 打造超大规模架构、汽车、手机和消费级片上系统，Cadence 客户可实现芯片级验证的自动化，效率比内部研发的现有方法高 10 倍。