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数字设计与签核

Cadence® 数字与签核解决方案, 提供快速的设计收敛和更出色的可预测性,助您实现功耗、性能和面积(PPA)目标。

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定制 IC/模拟/ RF 设计

Cadence® 定制、模拟和射频设计解决方案可以实现模块级和混合信号仿真、布线和特征参数提取等诸多日常任务的自动化,助您节省大量时间。

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Offering a full verification flow to our customers and partners that delivers the highest verification throughput in the industry

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IP

开放的 IP 平台助您定制应用驱动的系统级芯片(SoC)设计。

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提升先进封装、系统规划和多织构互操作性的效率和准确性,Cadence 封装实现工具可实现自动化和精准度。

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Cadence®系统分析解决方案提供高精度的电磁提取和仿真分析,确保您的系统在广泛的运行条件下正常工作。

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Cadence® PCB 设计解决方案更好地结合了组件设计和约束驱动流程的系统级仿真,实现更短、更加可预测的设计周期。

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JasperGold LPV App

  • Overview

Key Benefits

  • Significantly reduces time, cost, and risks for low-power design verification
  • Requires no knowledge of formal or assertions
  • Automatically checks design structure and behavior, power intent, and low-power design guidelines

Enabling exhaustive verification of design functionality with static and dynamic power optimization techniques, the Cadence® JasperGold® Low-Power Verification (LPV) App is the only dedicated formal solution for low-power functional verification. Unlike non-exhaustive simulation-based approaches, the JasperGold LPV App automatically generates assertions that verify that the power description matches the power intent and guidelines specifications in IEEE 1801 standard Unified Power Format (UPF). Then, the app exhaustively verifies that the power modifications did not create any new hazards and are consistent and correct.

Low-power design and optimization techniques can significantly impact the structural and behavioral elements of your original design. These techniques can lead to the need for you to verify the safe entry and exit of all possible low-power modes, in addition to the functional behavior of the design under test (DUT). Because of this, simulation-based verification is often insufficient. An exhaustive formal verification approach is the most effective way to reduce the risk of a fatal bug escape.

With its built-in automation and debug capabilities, the JasperGold LPV App can significantly reduce the design time, cost, and risks from low-power design complexity compared with traditional approaches. Because the app creates a power-aware internal register-transfer level (RTL) model, this model can also be input to other JasperGold Apps for compelling power-aware static and functional verification analyses.

The JasperGold LPV App takes as input the DUT RTL and then uses the corresponding power-intent specifications in UPF to transform the RTL to make it power-aware. With this "new" power-aware internal model, you can:

  • Automatically check the design structure and behavior, power intents, and low-power design guidelines
  • Verify the interplay between design elements defined in the power description (e.g., isolation and state retention cells) and design elements defined in the RTL description (e.g., clock and control signals) via automatically generated SystemVerilog Assertions
  • Export this power-aware RTL model and data to other JasperGold Apps for compelling power-aware static and functional verification analyses

By using the JasperGold LPV App, you can eliminate the need to use traditional approaches such as spreadsheet analysis, automated structural analysis, manual functional analysis, power-aware simulation, and power-related design rule checking (DRC). You won’t need a background in formal or assertions because all property creation and formal analyses are automated by the app. You will work with a familiar waveform display that you can further manipulate with the JasperGold Visualize™ Interactive Debug Environment.

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    • JasperGold Design Coverage Verification App
    • JasperGold Coverage Unreachability App
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    • JasperGold Control and Status Register App
    • JasperGold Connectivity Verification App
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    • JasperGold Behavioral Property Synthesis App
    • JasperGold Low-Power Verification App
    • JasperGold Security Path Verification App
    • JasperGold Clock Domain Crossing App
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    • JasperGold FSV App
Xcelium Parallel Simulator

Industry's first production-proven multi-core simulator

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A Great Place to Do Great Work!

Seventh year on the FORTUNE 100 list

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