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数字设计与签核

Cadence® 数字与签核解决方案, 提供快速的设计收敛和更出色的可预测性,助您实现功耗、性能和面积(PPA)目标。

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定制 IC/模拟/ RF 设计

Cadence® 定制、模拟和射频设计解决方案可以实现模块级和混合信号仿真、布线和特征参数提取等诸多日常任务的自动化,助您节省大量时间。

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Offering a full verification flow to our customers and partners that delivers the highest verification throughput in the industry

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IP

An open IP platform for you to customize your app-driven SoC design.

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IC 封装设计与分析

提升先进封装、系统规划和多织构互操作性的效率和准确性,Cadence 封装实现工具可实现自动化和精准度。

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Multiphysics System Analysis

Cadence® system analysis solutions provide highly accurate electromagnetic extraction and simulation analysis to ensure your system works under wide-ranging operating conditions.

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Cadence® PCB 设计解决方案更好地结合了组件设计和约束驱动流程的系统级仿真,实现更短、更加可预测的设计周期。

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Formal and Static Verification
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Jasper Formal Verification Platform

Smart formal verification apps developed for C/C++ and
RTL level verification to find and fix bugs early in the
design cycle

overview

Find More Bugs in Less Time, Earlier in the Design Process

The Cadence® Jasper™ Formal Verification Platform consists of formal verification apps at the C/C++ and RTL level. They use smart proof technology and machine learning to find and fix bugs and improve verification productivity early in the design cycle.

double-blocks

Key Benefits

Productivity

Increases verification throughput and eases debug

Efficiency

Efficiency: Inherently exhaustive—finds corner-case bugs often missed by simulation

Accuracy

Signoff-accurate formal coverage fully integrated with Cadence’s vManager™ Verification Management

Portfolio of Products

The Jasper Formal Verification Platform consists of formal verification apps that can be used at every stage of the design cycle.

Jasper C Apps

Our Jasper C/C++ Apps can be used for applications that are algorithm-centric and datapath-heavy such as artificial intelligence and machine learning (AI/ML), graphics, image processing, and encryption.

Learn More

Jasper RTL Apps

Our suite of Jasper RTL Apps can be used when the design compilation process sets the maximum size of design, and the compute resources necessary, to start formal analysis.

Learn More

Resources

Announcing Jasper C2RTL App: Formal for Algorithmic Designs
Learn More
Cadence Collaborates with the University of Oxford to Develop the New Jasper C2RTL App
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vManager Verification Management

A powerful, scalable, and automated verification planning and management solution from spec to execution to signoff

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Xcelium Logic Simulation

Provides best-in-class core engine performance for SystemVerilog, VHDL, SystemC, e, UVM, mixed-signal, low power, safety and X-propagation

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Palladium Emulation

Comprehensive support for multiple use cases enabling early software development, hardware/software debug, and real-world testing

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A Great Place to Do Great Work!

Eighth year on the FORTUNE 100 list

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