Allegro FPGA System Planner

Cadence^® Allegro^® FPGA System Planner 提供了适用于 FPGA/PCB 协同设计的一套完整、可扩展的技术，可实现理想的符合自动建构校正的引脚分配。FPGA 引脚分配是自动综合的，基于用户指定的基于接口的互联、FPGA 系统引脚分配规则以及 FPGA 在 PCB 上布局的情况。借助自动引脚分配的综合功能，用户可以避免容易出错的手动过程，同时可以缩短创建初始引脚分配的时间，以解决 FPGA 在 PCB 上的布局问题。这种独特的兼顾布局影响的引脚分配方法消除了手动方法所固有的不必要的物理设计迭代，同时缩短了设计周期。

通过兼顾布局影响的引脚分配综合功能（符合精确的 FPGA 系统规则），Allegro FPGA System Planner 为 FPGA/PCB 协同设计提供了一系列独特的功能。它提供了一个平面图视角，用于在 FPGA 系统中摆放组件，并允许用户通过接口定义，在更高级别上指定 FPGA 子系统内组件之间的连通图。通过兼顾布局影响的引脚分配综合功能，Allegro FPGA System Planner 使用户能够探索基于 FPGA 的架构，并为使用 FPGA 的生产或原型设计创建最佳的符合自动建构校正的引脚分配。

经过 TCL1 认证，符合 ISO 26262 汽车安全要求

业内首个获得“Fit for Purpose – TCL1”认证的 PCB 设计和验证流程，满足严苛的 ISO 26262 汽车安全要求。该流程使用 PSpice^®、Allegro 和 OrCAD^®产品套件，涵盖从设计到仿真，以及物理实现和验证在内的全套功能。高性能的设计输入、仿真和版图设计工具为设计工程师提供了一个集成环境，可针对各个电路规范进行安全规范验证，提高设计可靠性。相关安全手册、Tool Confidence Analysis (TCA) 文档以及 TÜV SÜD 合规性报告的信息，请通过 Cadence 在线支持页面下载功能安全文档包（Functional Safety Documentation Kits）。

主要功能

• 加速 FPGA 与 Cadence PCB 设计创建环境的集成
• 消除 PCB 布局过程中不必要的、令人沮丧的设计迭代
• 消除由于 FPGA 引脚分配错误而引起的不必要的物理原型迭代
• 通过兼顾布局影响的引脚分配和优化来减少 PCB 层数
• 为 FPGA 系统启用基于接口的连通图定义
• 支持具有 FPGA-DRC 精确度的兼顾布局影响的引脚分配综合功能
• 允许对 FPGA 系统进行架构探索
• 使用 FPGA 加速 ASIC 原型设计