概述

Cadence® Denali® PHY 和 Controller IP 用于高带宽存储器 (HBM),在 HBM 3D 堆叠 DRAM 系统级封装 (SiP) 开发的高性能内存控制器集成方面一路领先。控制器 IP 和 PHY IP 是全面的 Cadence 设计IP 产品组合的一部分,包括接口、存储器、模拟、系统和外设 IP。Cadence 通过 EDA 工具、Palladium® 硬件仿真、验证 IP (VIP) 和快速系统Bring-Up软件为您的 SoC/IP 集成和开发提供支持。

核心优势

久经考验

提供硅芯片的特性测试报告

低延迟

适用于数据密集型应用

高性能

通过纠错提高数据完整性,优化独特伪信道交织的吞吐量

低功耗和面积

通过断电模式和自刷新功能,实现低功耗控制和先进的低功耗模式,

完整的 IP 集成解决方案

快速的系统Bring-Up

在其它的解决方案中,需要等到客户根据自己的需要,编写自己的固件 U-Boot 代码,使 SoC 的 CPU 能够启动 DRAM之后,才能完成系统的Bring-Up。这可能会让备受期待的第一个硅片在实验室里放置几天或几周——毕竟,在 DRAM 正常工作之前,一切都无法运行。

然而,通过 Cadence 系统快速 Bring-Up 软件,用户可以:

  • 通过 JTAG 直接访问 DRAM 控制器和 PHY 寄存器
  • 快速 DRAM 接口的启动和初始化——通常在一天内完成
  • 使用软件可以查看任何引脚的 2D shmoo 眼图,而不需要通过仪器来探测
  • 轻松将 DRAM 参数添加到芯片级固件中
  • 允许 Cadence 员工远程安全地调试 DRAM 接口问题
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HBM 眼图
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HBM 测试系统 PCB

我们在视频快速切换解决方案中使用了 Cadence 的 LPDDR4 IP,用于数字视频消费者应用,如相机和电视。借助 Cadence DDR IP 的启动和初始化软件,我们在收到芯片后的一个小时内成功搭建了 LPDDR4 存储器子系统初始环境。

– 日本 SoC 供应商

我们使用 DDR IP 启动和初始化软件来尝试各种 IP 设置,从而确定了固件中的最佳 DDR 系统初始化代码。
– 美国系统 OEM

我们在 WINDOWS 笔记本电脑上使用了 Cadence 启动和初始化软件,并能够执行训练和 BIST,成功完成了对DDR存储器的写入/读取/数据比较。仅仅一个多小时的工作就取得了非常不错的效果。
– 美国存储 OEM

VIP

Cadence® 验证IP (VIP) Catalog和内存模型针对 IP、系统级芯片(SoC)和当今设计所需的系统级测试进行了优化。所有 Cadence VIP 均具有 Pureview 自动配置和 TripleCheck ™ IP 验证程序合规套件,可全面验证系统级芯片中的 IP。Cadence VIP 可在我们的 Xcelium ™ 仿真器、Palladium ™ Z1 仿真平台和任何第三方仿真器上无缝运行,以加快验证过程。

利用 Cadence VIP 产品组合,客户可开发用于汽车电子、超大规模数据中心和移动应用的系统级芯片(SoCs)。​

硬件仿真模型

要进行全面的系统级 SoC/ASIC 验证,您需要在可扩展的验证环境中着重验证您的设计并解决相关问题。这种验证环境需要具备高度的可控性和可见性,针对设计应用系统级激励,并验证完整系统的性能和行为。使用 Cadence® 高吞吐量硬件仿真技术,设计和验证团队能够利用真实的系统级环境快速启动、验证、调试和转换其软件和硬件设计。

视频