概述

Cadence® Denali® 解决方案提供了世界一流的 DDR PHY 和控制器 IP,它的配置非常灵活,经过配置后可以支持广泛的应用和存储协议。Cadence 可以通过 EDA 工具、Palladium® 硬件加速仿真、SystemC® TLM 模型、验证 IP (VIP) 和 Rapid System Bring-Up 软件为您的 SoC/IP 集成和开发提供支持。

 

核心优势

低延迟

适用于数据密集型应用

低功耗和小面积

业界领先的 PPA,基于先进架构和设计实现

可靠

基于高级的时钟和 I/O 架构设计从而实现最大的系统裕度

完整的 IP 集成解决方案

快速的系统启动和唤醒

而在其他的解决方案中,系统的启动和唤醒则需要客户编写自己的固件 U-Boot 代码,从而使 SoC中的CPU 能够启动 DRAM。这可能导致备受期待的第一个硅片在实验室里放置数天或数周——毕竟,在 DRAM 正常工作之前,一切都无法运行。

然而,通过 Cadence Rapid System Bring-Up 软件,用户可以:

  • 通过 JTAG 直接访问 DRAM 控制器和 PHY 寄存器
  • 快速启动和唤醒DRAM 接口——通常在一天内完成
  • 使用软件可以在任何引脚上查看 2D shmoo 眼图,而不需要进行探测
  • 轻松将 DRAM 参数移植到芯片级固件中
  • 允许 Cadence 员工远程且安全地调试 DRAM 接口问题

 

rapid-system
读操作眼图

 

 

ddr5
DDR5 测试系统 PCB

 

在数字视频消费类的应用场景中,比如相机和电视,我们的快速周转的视频解决方案使用了 Cadence 的 LPDDR4 IP。借助 Cadence DDR IP 的启动唤醒软件,我们在收到芯片后的一个小时内就成功唤醒了 LPDDR4 存储子系统。

– 日本 SoC 供应商

我们使用 DDR IP启动唤醒软件尝试了各种 IP 设置,从而保证在固件中使用了最佳的DDR系统初始化代码。
– 在美国的系统 OEM

我们在 WINDOWS 笔记本电脑上使用了 Cadence启动唤醒软件,能够执行训练和 BIST功能,并成功地写入/读取/比较 DDR 存储器。仅仅一个多小时的工作就取得了非常不错的效果。
– 在美国的存储 OEM

VIP

Cadence® Verification IP (VIP) 产品和内存模型,针对 IP、系统级芯片 (SoC) 和当今设计所需的系统级测试进行了优化。所有Cadence VIP,结合 Pureview 的自动配置和 TripleCheck ™ IP Validator的合规验证套件,可全面验证系统级芯片中的 IP。Cadence VIP 可在我们的 Xcelium ™ 仿真器、Palladium ™ Z1 硬件加速器平台和任何第三方仿真器上无缝运行,以加快验证过程。

利用 Cadence VIP 产品组合,客户可开发用于汽车电子、超大规模数据中心和移动应用的系统级芯片(SoCs)。​

硬件加速仿真模型

要进行全面的系统级 SoC/ASIC 验证,您需要在可扩展的验证环境中压力测试和验证您的设计并解决相关问题。这种验证环境需要具备高度的可控性和可见性,对设计采用系统级的激励,并验证集成系统的性能和行为。使用 Cadence® 高吞吐量硬件加速仿真技术,客户的设计和验证团队能够利用真实的系统级验证环境快速启动、验证、调试其软件和硬件设计。

TLM 模型

Cadence 事务级模型 (TLM) 在 Incisive/Xcelium 和 Accellera SystemC 中可用。

市面上存在两种不同类型的 TLM 模型:近似时间 (AT) 和松散时间 (LT) 模型。

Cadence 存储 IP 提供两种类型的 TLM 模型。

AT 模型适用于架构探索和性能基准测试。

LT 模型用于在系统分析和验证的工作中,提高回归性能和验证吞吐量。

视频