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数字设计与签核

Cadence® 数字与签核解决方案, 提供快速的设计收敛和更出色的可预测性,助您实现功耗、性能和面积(PPA)目标。

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定制 IC/模拟/ RF 设计

Cadence® 定制、模拟和射频设计解决方案可以实现模块级和混合信号仿真、布线和特征参数提取等诸多日常任务的自动化,助您节省大量时间。

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系统设计与验证

Cadence® Verification Suite中的系统设计和验证解决方案提供仿真、加速、模拟和验证管理功能。

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开放的 IP 平台助您定制应用驱动的系统级芯片(SoC)设计。

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提升先进封装、系统规划和多织构互操作性的效率和准确性,Cadence 封装实现工具可实现自动化和精准度。

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系统分析

Cadence®系统分析解决方案提供高精度的电磁提取和仿真分析,确保您的系统在广泛的运行条件下正常工作。

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Cadence® PCB 设计解决方案更好地结合了组件设计和约束驱动流程的系统级仿真,实现更短、更加可预测的设计周期。

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Sigrity Advanced PI

加速 PDN 设计

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Key Benefits

  • 通过尽早发现布线前、后的潜在问题,降低设计成本,缩短设计时间
  • 通过验证 AC、DC 和电源纹波分析来确保可靠的电源分配
  • 在整个PCB电路板/封装接口上优化 PDN
  • 使用基于模块的原理图编辑器,轻松解决系统级功耗分析问题

帮助您快速验证电源分配网络 (PDN) 的充足性、有效性和稳定性,Cadence® Sigrity™ Advanced PI 可使电源完整性 (PI) 专家跨越多个电路板和封装,从每个接收器的每个电源进行 PDN 仿真验证。

Cadence Allegro® PowerTree™ 技术可使您在物理设计开始之前进行分析,并验证在逻辑设计阶段中定义的物料清单。随着物理实现的进展,您可以复用 PowerTree 设置,从而让各个设计阶段中的 DC 和 AC 电源完整性分析成为一键式流程。

图 1:精确仿真各种有问题的实际结构,例如开孔开槽、过孔区域、焊接金线和颈缩

兼顾热影响的 DC 分析

Sigrity PowerDC™ 技术为 IC 封装和 PCB 设计过程的签核环节提供有效的 DC 分析,包括电/热协同仿真,以最大程度地提高准确性。Sigrity PowerDC 技术可快速精确地定位 IR 压降过大的情况,以及电流密度过大的区域和温度过高的热点区域,最大程度地降低设计失效的风险。

AC分析

Sigrity OptimizePI™ 技术可对PCB电路板和 IC 封装进行完整的AC分析。该技术支持在布线前、后进行研究,快速定位最佳的去耦电容选择和摆放位置,从而尽可能地以最低成本来满足您的 PDN 需求。根据目标阻抗约束条件检查 PDN 阻抗曲线,确保设计符合 PDN 规范。

电源纹波分析

Sigrity SPEED2000™ 技术中的电源地噪声耦合仿真分析流程可用于对 I/O 电源进行直接的时域电源/地噪声仿真。Sigrity Advanced PI 提供了一种针对 PCB 或 IC 封装的直接时域电源完整性仿真方法,而无需提取 S 参数模型后再使用在 SPICE 仿真中。该方法提供了稳定的仿真结果,而且比其他方式更为节省时间。

Sigrity Topology Explorer

通用的拓扑探索功能,可用于探索多个系统设计中的电源拓扑。您可以通过连接多个芯片、封装和电路板的电源端口,来创建并仿真完整的“电源——接收器”连接。通过电压调节器模块 (VRM) 模型,可以使用 Sigrity PowerSI™ 或 Cadence Clarity™ 3D Solver 为每种结构创建的 PDN 模型来添加激励。从电源到接收端的每个关键点处, PDN电压可以通过直观的时域视图呈现出来。您可以确定 PDN 的任何部分是否存在导致系统规范范围内的供电不足问题。

图 2:Sigrity Topology Explorer 界面直观,您可以轻松跨
多个电路板以及芯片和封装连接 PDN 互连模型,并查看对电源稳定性的影响

主要功能

  • 使用在原理图设计阶段提取的 PowerTree 数据(电源/接收器定义)自动设置 DC 仿真
  • 识别难以发现的高电阻布线颈缩区域,并在数千个过孔中找到对应热应力下失效的过孔
  • 确定能否在不增加 DC 或热可靠性风险的前提下减少平面层
  • 降低新设计和后期产品的 PDN 成本
  • PDN 性能可视化直观、可交互

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Hear how Seagate reduces IR drop and accelerates review cycles, while lowering product cost with Allegro and Sigrity tools

View a demo of Sigrity OptimizePI which provides an analytical basis for decisions regarding PDN design tradeoffs.

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    • Sigrity PowerDC
    • Sigrity OptimizePI
Videos

GLOBALFOUNDRIES: MCM LPDDR4 Analysis Accelerates Turnaround Time by 12X Using Sigrity SystemSI

Seagate Uses Cadence Allegro and Sigrity PCB Tools to Develop Next-Generation Solid-State Drives

DesignCon 2017: Sigrity 2017 Portfolio Highlights

Sigrity Tech Tip: How PCB Designers Can Create Initial PDN Constraints Without Becoming a PI Expert

Sigrity Tech Tip: How to Build an IBIS-AMI Model

Sigrity Tech Tip: How DDR interfaces can be accurately analyzed pain-free (without large S-parameters)

Sigrity Tech Tip: How PCB Designers Can Find and Fix Power Integrity Problems

Multi-Board Electrical and Thermal Co-simulation using Sigrity PowerDC

Why Does Signal Integrity Analysis Need to be Power-Aware?

Simulation of the Automotive Ethernet using Cadence Sigrity tools

Lattice Saves Millions, Avoids Respins and Product Delays with Sigrity Tools

Ericsson Meets DDR and PCIe Specs While Avoiding Crosstalk

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  • Cadence Sigrity 2018 Release Accelerates PCB Design Cycles by Integrating 3D Design and 3D Analysis 07/19/2018

  • Cadence Sigrity PowerDC Technology Supports Future Facilities' New Open Neutral File Format for Thermal Interoperability 03/19/2018

  • Cadence Sigrity 2017 Delivers Fast Path to PCB Power Integrity Signoff 01/25/2017

  • Cadence Sigrity 2016 Portfolio Improves Product Creation Time with PCB Design and Analysis Methodology for Multi-Gigabit Interfaces 01/19/2016

  • Cadence and Spreadtrum Collaborate on Virtual Reference Design Kit to Reduce Customers' Design Cycle by Up to 12 Weeks 12/01/2015

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