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Cadence® digital design and signoff solutions provide a fast path to design closure and better predictability, helping you meet your power, performance, and area (PPA) targets.

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定制 IC/模拟/ RF 设计

Cadence® custom, analog, and RF design solutions can help you save time by automating many routine tasks, from block-level and mixed-signal simulation to routing and library characterization.

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系统设计与验证

Cadence® system design and verification solutions, integrated under our Verification Suite, provide the simulation, acceleration, emulation, and management capabilities.

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An open IP platform for you to customize your app-driven SoC design.

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IC 封装设计与分析

Driving efficiency and accuracy in advanced packaging, system planning, and multi-fabric interoperability, Cadence® package implementation products deliver the automation and accuracy.

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系统分析

Cadence® system analysis solutions provide highly accurate electromagnetic extraction and simulation analysis to ensure your system works under wide-ranging operating conditions.

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Cadence® PCB design solutions enable shorter, more predictable design cycles with greater integration of component design and system-level simulation for a constraint-driven flow.

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Sigrity XtractIM

模型提取加速10倍以上

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核心优势

  • 比其他方法快10倍的速度助您精确提取RLC IBIS，及SPICE模型
  • 独特的评估功能快速识别潜在的封装性能问题
  • 支持宽带多级优化模型和多种封装类型

Cadence®Sigrity™XtractIM™技术使用混合求解器，以比其他方法更快10倍的速度，帮助您精确提取RLC IBIS及SPICE模型。利用从混合求解器提取的模型，您可以将驱动器、接收器和其他互连器件纳入仿真分析中，从而执行系统级信号和电源完整性仿真。同时，该技术兼具生成宽带优化模型的功能选项。

Sigrity XtractIM技术以IBIS或SPICE电路网表格式为您提供IC封装的电气模型。这些简明的寄生模型可以是每个引脚/网络的RLC列表、耦合矩阵或Pi / T SPICE子电路。

该技术的宽带优化多级模型可以使您在特定频率范围内验证其精度，并填补IBIS / RLGC和全波S参数之间的空白。无论您是新人用户还是经验丰富的用户，便捷的工作流程都可使您轻松访问该工具，并帮助您设置层叠检查、C4 Bump和solder ball创建、信号和电源/接地网络选择，以及定义其他提取参数等任务。

主要功能

  • 可视化标识潜在封装性能问题
  • 提取整个封装或选定网络的模型
  • 首次实现封装评估可视化功能，可快速查明、定位潜在风险，免去大海捞针式排查
  • 灵活的引脚分组选项，可实现用户偏好的模型方案
  • 全面提取整个设计，包括嵌入式无源组
  • 紧凑的宽带模型（2％S参数模型大小），具备时域电路仿真兼容性
  • 灵活的2D / 3D可视化、绘图和电子表格数据管理功能
  • 优化功能可实现从Cadence封装设计工具中读取物理设计数据
  • 轻松兼容Mentor及Zuken封数据库

REQUEST A DEMO

Lattice saves millions, avoids respins and product delays with Sigrity tools

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IC Package Assessment Demo - Allegro Sigrity SI 16.61

Integrated SPB environment allows successful, on-time product launch

Sigrity 2015 Solution Enables LPDDR4 JEDEC Electrical Checks on PCB and IC Packages

Sigrity Tech Tip: How IC Package Designers Can Find and Fix Electrical Problems
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  • Cadence Sigrity 2016 Portfolio Improves Product Creation Time with PCB Design and Analysis Methodology for Multi-Gigabit Interfaces 01/19/2016

  • Cadence and Spreadtrum Collaborate on Virtual Reference Design Kit to Reduce Customers' Design Cycle by Up to 12 Weeks 12/01/2015

  • Cadence Expands Sigrity 2015 Technology Portfolio with New Products, a Key Feature Update and Flexible Licensing Options 01/26/2015

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