为了帮助您快速实现常规拓扑和标准接口的分析，Cadence® Sigrity™ SystemSI™ technology能够对两种典型的die-to-die链路自动进行信号完整性分析，包括带去加重功能的SerDes链路和源同步并行总线。SystemSI technology采用频域、时域和统计分析方法，能够涵盖从 DC 到 56GHz 以上的链路进行分析；这两种功能配置均包含通用拓扑探索功能。
Sigrity SystemSI 提供的三大主要功能，能大大加快您的下一代接口设计。
这一通用拓扑探索工具，完美适用于分析端到端的信号和电源拓扑，包括同时执行信号完整性或瞬态电源完整性分析。此外，您还可以在链路中包含更复杂的互连模型，将它们连接到单个驱动器/接收器/离散元件，从而自动为互连模型上的每个端口复制电路。
这是一款端到端的分析解决方案，主要针对源同步并行总线，如带有 DDRx 内存接口的设计进行分析。借助Pre-layout功能（包括一个过孔模型生成向导），可以快速生成并连接模型，以便您利用这些模型继续开展后续设计。随着设计进一步完善，您可以代入更详细的实际模型，以反映真实的硬件行为特性。并行仿真中考虑了介质损耗和导体损耗、反射、码间干扰 (ISI)、串扰和同步开关噪声(SSN)的影响。这些仿真能够充分考虑非理想电源分配系统的影响。图形化输出和后处理功能，可为快速的系统设计迭代提供依据。
这是一款屡获殊荣的chip-to-chip分析解决方案，主要针对高速 SerDes 设计，如 PCI Express® (PCIe®)、HDMI、SFP+、Xaui、Infiniband、SAS、SATA 和 USB，并支持基于基本的链路模板进行早期评估。对行业标准IBIS AMI发射器和接收器模型的支持让您可以对来自多个供应商的芯片的串行链路进行信道行为仿真。如果您是芯片模型开发人员，您可以在SystemSI中进行 IBIS-AMI 模型的开发。您可以添加含多个封装、连接器和电路板的模型，以反映整个信道本身的特性。仿真将发现潜在的串扰问题，并显示和验证芯片级“时钟和数据恢复”(CDR) 技术的有效性。全信道仿真（包括数百万个数据位）将确认链路整体的误码率 (BER)水平，进而确定抖动和噪声水平是否在指定的公差范围内。
为了帮助您轻松熟悉操作环境，Sigrity SystemSI 从模块化的原理图编辑器开始工作，方便您利用非常基础的数据快速上手。随着设计工作的进行，您可以代入更真实的模型来反映设计结构更细节的信息。
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