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Cadence® custom, analog, and RF design solutions can help you save time by automating many routine tasks, from block-level and mixed-signal simulation to routing and library characterization.

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系统设计与验证

Cadence® system design and verification solutions, integrated under our Verification Suite, provide the simulation, acceleration, emulation, and management capabilities.

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An open IP platform for you to customize your app-driven SoC design.

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IC 封装设计与分析

Driving efficiency and accuracy in advanced packaging, system planning, and multi-fabric interoperability, Cadence® package implementation products deliver the automation and accuracy.

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系统分析

Cadence® system analysis solutions provide highly accurate electromagnetic extraction and simulation analysis to ensure your system works under wide-ranging operating conditions.

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Cadence® PCB design solutions enable shorter, more predictable design cycles with greater integration of component design and system-level simulation for a constraint-driven flow.

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Sigrity OptimizePI

优化执行实现低成本高性能

Read 数据手册 白皮书:基于团队的 PCB 电源完整性分析方法如何产生更好的结果
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核心优势

  • 自动选择和放置去耦电容
  • 以最低的去耦电容成本满足供电系统需求
  • 重新获取被不必要的去耦电容占据的有效设计区域

Cadence® Sigrity™ OptimizePI™ 技术可实现针对电路板和IC封装的完整交流频率分析，确保您的设计在系统级和器件级拥有高性能表现，同时为您节省15％至50％的去耦电容成本。 支持预布局和布局、布线后研究，不仅能够满足您的供电网络（PDN）需求，更能以最低的成本快速确定最佳的去耦电容选择和放置位置，使您的设计得到最优化。

Sigrity OptimizePI技术建立在成熟的Cadence混合电磁电路分析技术基础之上，并结合独特的Sigrity优化引擎，帮助您快速定位最佳去耦电容选择和放置位置。

 

主要功能

  • 避免PCB和IC封装的去耦电容过度设计
  • 降低新设计和后期制作产品的PDN成本
  • 为封装器件制定有效的去耦电容指南
  • 优化电路板/ IC封装接口的PDN
  • 识别EMI 去耦电容的数量和位置
  • 强大且成熟的混合EM/ 电路分析技术
  • 直观的、可交互的PDN性能可视化界面
  • 轻松设置预布局和布局、布线后的去耦电容优化
  • 使用Cadence Allegro® PowerTree™ 数据，可视化原理图的电源部分
  • 在PowerTree 用户界面中获取设置信息（模型、网络名称等）、分配目标阻抗约束
  • 独特的器件阻抗检查和EMI谐振检查
  • 可支持包含封装和电路板数据的大型设计
  • 与设计工具整合，优化设计流程： Cadence SiP Layout, Allegro Package Designer, and Allegro PCB Designer
  • 支持Mentor、Zuken和Altium接口，允许混合CAD数据库，满足多结构设计

REQUEST A DEMO

View a demo of Sigrity OptimizePI which provides an analytical basis for decisions regarding PDN design tradeoffs.

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    • Sigrity PowerDC
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Press Releases (6)

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  • Cadence Sigrity PowerDC Technology Supports Future Facilities' New Open Neutral File Format for Thermal Interoperability
  • Cadence Sigrity 2017 Delivers Fast Path to PCB Power Integrity Signoff
  • Cadence Sigrity 2016 Portfolio Improves Product Creation Time with PCB Design and Analysis Methodology for Multi-Gigabit Interfaces
  • Cadence and Spreadtrum Collaborate on Virtual Reference Design Kit to Reduce Customers' Design Cycle by Up to 12 Weeks
  • Cadence Expands Sigrity 2015 Technology Portfolio with New Products, a Key Feature Update and Flexible Licensing Options

Conference Paper (2)

  • Power Integrity Conference Paper
  • Power Integrity in System Design Conference Paper

Presentation (1)

  • CAE Flow in the Development for the Digital Equipments Conference Presentation

Video (2)

  • DesignCon 2017: Sigrity 2017 Portfolio Highlights
  • Lattice Saves Millions, Avoids Respins and Product Delays with Sigrity Tools

Success Story Video (1)

  • Lattice Saves Millions, Avoids Respins and Product Delays with Sigrity Tools

Article (1)

  • A New Power Delivery System Design Practice
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  • Cadence Sigrity 2018 Release Accelerates PCB Design Cycles by Integrating 3D Design and 3D Analysis 07/19/2018

  • Cadence Sigrity PowerDC Technology Supports Future Facilities' New Open Neutral File Format for Thermal Interoperability 03/19/2018

  • Cadence Sigrity 2017 Delivers Fast Path to PCB Power Integrity Signoff 01/25/2017

  • Cadence Sigrity 2016 Portfolio Improves Product Creation Time with PCB Design and Analysis Methodology for Multi-Gigabit Interfaces 01/19/2016

  • Cadence and Spreadtrum Collaborate on Virtual Reference Design Kit to Reduce Customers' Design Cycle by Up to 12 Weeks 12/01/2015

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