Cadence® Virtuoso® System Design Platform 整合了两项世界一流的 Cadence 技术——定制化集成电路设计技术和封装/PCB 设计/分析技术，由此创建了一套方法，使得多芯片异构系统的设计和验证流程更简单、流畅以及自动化。
利用 Virtuoso Schematic Editor 和 Virtuoso Analog Design Environment，为集成电路和封装/系统级的电路图设计输入、分析和验证提供了单一的平台环境。此外，Virtuoso System Design Platform 为与 Cadence SiP 应用环境和Clarity 3d Solver 提供了自动化双向对接界面。
Virtuoso System Design Platform 使集成电路设计人员能够轻松地在集成电路验证流程中纳入系统级布线寄生效应，将封装/电路板版图连线数据与集成电路版图的寄生效应电气模型结合在一起，从而节省时间。之后使用自动生成的“系统级”原理图来轻松创建用于最终电路级仿真的仿真电路。Virtuoso System Design Platform 使系统级仿真流程实现了自动化，集成电路设计人员无需再将系统级布线寄生效应模型手动集成，避免了错误发生。
如今许多模拟、射频和混合信号设计都需要在不同的衬底工艺类型上集成多个集成电路，以实现所需的性能目标。异构系统的集成使设计人员可以获得使用单片集成电路（系统级芯片）设计方法无法轻松实现的结果。同时，异构集成也为当今的设计师带来了一系列全新的挑战。
系统级封装 (SiP) 是将混合工艺集成到单个设计中的最常用方法之一。使用这种方法时，集成电路与封装基板设计团队需要能够无缝运用一套集成的工具流程。为了应对这一挑战，Virtuoso System Design Platform 提供了一种新颖的跨平台解决方案，可简化和自动化具有基于不同制程设计套件 (PDK) 的片外系统和多个集成电路的封装/模块的设计。
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