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Cadence® 数字与签核解决方案, 提供快速的设计收敛和更出色的可预测性,助您实现功耗、性能和面积(PPA)目标。

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定制 IC/模拟/ RF 设计

Cadence® 定制、模拟和射频设计解决方案可以实现模块级和混合信号仿真、布线和特征参数提取等诸多日常任务的自动化,助您节省大量时间。

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提升先进封装、系统规划和多织构互操作性的效率和准确性,Cadence 封装实现工具可实现自动化和精准度。

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Cadence® system analysis solutions provide highly accurate electromagnetic extraction and simulation analysis to ensure your system works under wide-ranging operating conditions.

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InFO Packaging Technology

Shorten the InFO design and verification cycle

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  • News and Blogs
  • Support and Training

Key Benefits

  • Cost-effective system scaling to increase system bandwidth
  • Decreases power consumption and device form factors
  • Ideal solution for mobile and Internet of Things (IoT) applications
InFO Packaging Technology with Cadence Implementation Technology

Integrated design flow using Cadence IC-level and package design tools to provide a seamless flow with enhanced features for InFo technology, reducing overall design turnaround time 

Cadence is enabling the successful broad deployment of TSMC’s Integrated Fan-Out (InFO) packaging technology using:

  • Cadence® Physical Verification System (PVS)
  • Allegro® Package Designer Plus
  • Allegro Package Designer Plus Silicon Layout Option
  • Sigrity™ IC package analysis and 3D modeling
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InFO Packaging Technology
What Is InFO Technology?


TSMC’s InFO technology is a fan-out, single, multi-die, or PoP (package-on-package) wafer-level chip-scale packaging technology that provides lower thermal resistance, excellent RF material properties, and extremely thin-layer thicknesses to meet the demands of customers who need thin devices or device stacks, optimized performance, and lower cost for mobile computing products. 

What Makes InFO Technology Different from a Designer’s Perspective?
  • Tightly controlled, localized metal density to provide a very, very thin package substrate
  • TSMC leverages their IC artwork expertise, toolset, and flow to manufacture these devices

Enabling Technologies

To enable the TSMC customer to meet these requirements, Cadence provides:

  • Ability to scan, assess, and modify the localized metal density on each layer of the design to meet the stringent density requirements for InFO technology
  • Tighter integration between the IC packaging design tools and signoff PVS DRC/LVS to shorten the design cycle time
  • Cell-level power integrity tool that supports comprehensive electromigration and IR-drop (EM-IR) design rules and requirements while providing full-chip system-on-chip (SoC) power signoff accuracy

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  • 全新 Cadence Xcelium Apps全面加速汽车电子、移动设备和超算系统的软件仿真验证 06/29/2022

  • Cadence Expands Collaboration with Arm to Accelerate Mobile Device Silicon Success 06/28/2022

  • Cadence and Intel Foundry Services Collaborate to Accelerate Innovation with Scalable and Proven Cadence Cloud Solutions 06/28/2022

  • Cadence Achieves PCIe 5.0 Specification Compliance for PHY and Controller IP in TSMC Advanced Technologies 06/21/2022

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