集成 Cadence 实现技术的 InFO 封装技术
使用 Cadence 集成电路级别和封装设计工具构建的集成设计流程，旨在提供无缝工作流以及一系列面向 InFO 技术的增强功能，可缩短设计周期
Cadence 正在使用下列技术和工具，帮助台积电大范围成功部署集成扇出型 (InFO) 封装技术：
- Cadence® Physical Verification System (PVS)
- Cadence 系统级封装 (SiP)
- SiP 晶圆级芯片尺寸封装 (WLCSP) 选项
- Sigrity™ 集成电路封装分析与 3D 建模
- Voltus™ IC Power Integrity Solution
什么是 InFO 技术？
台积电的 InFO 技术是一种扇出型、单芯片、多晶粒或 PoP（层叠封装）晶圆级芯片尺寸封装技术，可提供较低的热阻、出色的 RF 材料特性以及极薄的层厚度，旨在达到客户所希望满足更薄产品，或者使得堆叠的产品厚度变得更薄、优化性能并降低移动计算产品成本的客户的需求。
从设计师的角度来看，InFO 技术的与众不同之处是什么？
- 对局部态金属密度施以严格控制，可提供非常薄的封装基板
- 台积电运用了集成电路工艺专业知识、工具集和流程来制造这些系统
支持技术
为了帮助台积电客户满足这些要求，Cadence 现已提供新功能并对已有功能进行了更新：
- 在 SiP 集成电路封装布局工具中，我们添加了相应的工具，使您可以扫描、评估和修改设计每一层上的局部态金属密度，以满足 InFO 技术严格的密度要求
- 集成电路封装设计工具与签核PVS DRC/LVS 之间的集成更为紧密，从而缩短了设计周期
- 单元级电源完整性工具，支持全面的电迁移和 IR-drop (EM/IR) 设计规则和要求，同时提供全芯片系统级芯片 (SoC) 电源签核精确度
