Cadence Modus DFT Software Solution

担心您的测试费用？Cadence^® MODUS DFT Software Solution 可使您的 SoC 测试时间缩短至当前业界水平的 1/3。这款新一代工具中引入了新获专利的 2D Elastic Compression 架构，可实现 400 多倍的压缩比，且不会影响设计尺寸或布线。该解决方案具有用于存储器 BIST、逻辑 BIST、测试点插入和诊断等符合行业标准的一整套功能，可以帮助您降低生产测试成本并提高芯片利润率。

主要功能

Cadence Modus DFT Software Solution 中的 2D Elastic Compression 架构包含以下功能：

• Modus 2D Compression：XOR 压缩逻辑在整个设计布局上形成了一个具有物理感知能力的 2D 网络，可以在缩短线长的情况下实现更高的压缩比。在 100 倍压缩率下，2D 压缩的线长可缩短至当前的行业扫描压缩架构的5/13。
• Modus Elastic Compression：通过在 ATPG 的多个扫描周期内按顺序控制关注数据位，解压缩逻辑中嵌入的寄存器可将故障覆盖率保持在压缩率的 400 倍以上。将适用范围扩展到 LBIST 和 MISR 压缩。
• 灵活的 DFT 插入：与综合(synthesis)及实现流程(implementation flows)集成或独立提供。所有的 Cadence Modus DFT 逻辑插入都与 Genus^™ Synthesis Solution 原生集成，或作为与第三方综合工具一同使用的、独立且基于网表的解决方案而提供。这套解决方案的 Modus ATPG 组件与 Genus Synthesis Solution、Innovus^™ Implementation System 和 Tempus^™ Timing Signoff Solution 共享一套 Tcl 脚本撰写和调试语言，从而在整个 Cadence 数字流程中提高了流程开发效率并简化了用户培训。

这套解决方案中都包含什么？

除了 Modus 2D Elastic Compression，Cadence Modus DFT Software Solution 还包含以下功能：

• Modus DFT：与 Genus Synthesis Solution 原生集成或单独提供，插入体的全芯片测试逻辑包括全扫描、边界扫描、压缩、低引脚数架构、X 掩膜、片上时钟控制器、JTAG 控制器、IEEE 1687 (iJTAG) 和 IEEE 1500。具有兼顾电源影响的功能，利用相同 UPF/CPF 功率意图文件来进行实现。自动生成测试模式和 Modus ATPG 运行脚本的 SDC 限值，进一步简化使用。
• Modus ATPG：生成静态和延迟故障测试码型，生成带扫描和捕获切换计数限制的低功率测试码型，以及跨多台机器和多个 CPU 生成具近线性运行时可伸缩性的分布式测试码型。灵活且强大的 X 掩膜。独立式或集成式测试点分析和插入。
• Modus Diagnostics：单模具及多模具体积诊断，对逻辑门与存储器可进行物理缺陷位置调出及根本原因分析。同时模拟多种缺陷类型，对压缩/未压缩码型进行重新排序。支持高级故障模型，包括单元感知。
• Modus Programmable Memory BIST Option：RTL 或网表级别插入，支持软修复及硬修复。嵌入式存储器总线支架与 IP 核中跨多个嵌入式存储器的高速 PMBIST 的宏接口无缝集成，并且支持 Arm^® MBIST 接口。新的可编程测试算法适用于 FinFET SRAM 和汽车安全应用。
• Modus Logic BIST Option：经生产验证的 ASIL-D 设计。支持 JTAG 或直接访问。与 2D Elastic Compression 集成在一起，用以简化布线。