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Cadence® 数字与签核解决方案, 提供快速的设计收敛和更出色的可预测性,助您实现功耗、性能和面积(PPA)目标。

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Cadence® 定制、模拟和射频设计解决方案可以实现模块级和混合信号仿真、布线和特征参数提取等诸多日常任务的自动化,助您节省大量时间。

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开放的 IP 平台助您定制应用驱动的系统级芯片(SoC)设计。

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提升先进封装、系统规划和多织构互操作性的效率和准确性,Cadence 封装实现工具可实现自动化和精准度。

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Cadence®系统分析解决方案提供高精度的电磁提取和仿真分析,确保您的系统在广泛的运行条件下正常工作。

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Cadence® PCB 设计解决方案更好地结合了组件设计和约束驱动流程的系统级仿真,实现更短、更加可预测的设计周期。

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Stratus High-Level Synthesis

将 IP 开发用时从数月缩短到几周

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Key Benefits

  • 通过更高级别的抽象,提高效率
  • 通过高级优化和探索,提高结果质量
  • 通过使用行为 IP,实现更广泛的 IP 重用

Cadence® Stratus™ High-Level Synthesis (HLS) 是首个面向整个系统级芯片(SoC)设计的高级综合平台,与传统 RTL 设计相比,可提供高达 10 倍的效率。Stratus 工具依托超过 14 年的生产 HLS 部署经验,使您可以从 SystemC、C 或 C++ 抽象模型快速设计和验证高质量的 RTL 实现。使用该平台,您可以将知识产权 (IP) 开发周期从数月缩短至几周。

使用 Stratus HLS,您可以使用其集成设计环境 (IDE) 轻松创建抽象模型,并从这些模型综合经过优化的硬件。然后,您可以将这些模型重新定向到新技术平台然后进行重用,这要比传统手动编码的 RTL 更加容易。您可以在 HLS 环境中主动权衡功耗、面积和性能。

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用户反应他们的工作效率从传统 RTL 流程的 20 万验证门/设计人员/年,提高至 200 万验证门/设计人员/年。要获取更多详情,请查看 Stratus HLS datasheet。

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AI Accelerator Design
with Stratus™ HLS
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Hear how in only three months Ph. D student Myung-Seok Shim was able to learn how to take a TensorFlow machine learning model for image recognition to RTL using Stratus High-Level Synthesis.

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    • Using High-Level Synthesis to Design and Verify 802.11ah Baseband IP White Paper
    • How High-Level Synthesis Was Used to Develop an Image-Processing IP Design from C++ Source Code White Paper
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EEJournal Chalk Talk: TensorFlow to RTL with High-Level Synthesis

Designing a “First-Time-Right” Wi-Fi HaLow Baseband in less than 6 Months

From TensorFlow to RTL in three months

Designing an Automotive Graphics Display Controller with Stratus HLS

A High Level Synthesis (HLS) Design Flow for Scaling to Multiple IP, SoC, and Process Targets

Whiteboard Wednesdays - TensorFlow to RTL with High-Level Synthesis

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  •  Cadence推出下一代Palladium Z2和Protium X2系统,革命性提升硅前硬件纠错及软件验证速度 04/05/2021

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With our high-level synthesis flow and the Stratus platform, we're now doing the kinds of things that we couldn't have imagined doing previously.

Ray McConnell, CTO, Blu Wireless Technology

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Our highly integrated 100Gbps transport systems operate at very high frequency, which presented a major design challenge. By designing at a higher level of abstraction in SystemC, our design team was able to implement the customized hardware much more quickly and effectively.

Masao Nakano, Design Engineer, Device Development Department, Network Products Division, Fujitsu Kansai-Chubu Net-Tech

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Using [the] HLS design flow we got an average 35% better performance with up to 51% less power and up to 38% less area than hand-edited RTL.

Masato Tatsuoka, Socionext Inc.

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