Genus Synthesis Solution

Cadence^® Genus^™ Synthesis Solution 的最终目标非常明确：在RTL 设计中提供最佳效率，并在最终物理实现中提供最高质量的结果 (QoR)。

Genus Synthesis Solution 可以将逻辑综合的运行时间加快高达 5 倍，并且线性扩展至超过 1000 万个电路单元。此外，全新的物理感知能力可以将单元级和芯片级综合的迭代次数减少 2 倍或 2 倍以上。结合这些强大的功能，您可以将 RTL设计效率提高 10 倍。此外，新的体系结构级整体分析优化引擎可以将数据通路面积减少多达 20％，同时对性能产生影响。

Genus Synthesis Solution 与 Cadence Innovus^™ Implementation System 和 Cadence Tempus^™ Timing Signoff Solution 共享一个新的通用用户界面（GUI），从而有效简化了流程开发的过程，提高了整个 Cadence 数字设计流程的用户可用性。新的用户界面包括统一的数据库访问权限、MMMC时序配置和报告，以及低功耗设计的初始化。