综合(Synthesis)
在功耗、性能和面积 (PPA) 之间达到最佳平衡
若想在要求日益复杂、设计工期逐渐收紧的情况下，在功耗、性能和面积 (PPA) 指标之间达到最佳平衡，设计团队就需要组合利用各种复杂的技术。Cadence® synthesis solutions提供了一个集成流程，有助于在不断增长的、对设计的架构级抽象进行理解的需求和复杂的物理实施限制之间取得平衡。
为了使生产率提高 10 倍，许多系统设计和验证工程师现在正在以高于 RTL 级的抽象水平进行设计。使用 Cadence 高级综合 (HLS) 技术，团队只需 10％ 的人工操作即可自动为其应用生成高质量的 RTL 代码。
为了产生最优结果，HLS 生成的 RTL、人工编写的 RTL 或获得的软 IP，必须考虑到综合(synthesis)期间物理互连对设计收敛性影响的不确定性。Cadence 的功率解决方案可提供准确的 RTL 平均（且基于时间的）功率分析，从而在设计的最早阶段（即架构与微架构决策会产生最大影响时）就可以进行 PPA 权衡。借助经过优化的 RTL，Cadence RTL 综合技术不仅速度快、可扩展，而且还与布局布线紧密相关。
Stratus High-Level Synthesis
为您提供首个可在整个 SoC 设计中使用的 HLS 平台。使您可以自抽象的 SystemC、C 或 C++ 模型快速设计和验证高质量的 RTL 实施，使生产率与传统 RTL 设计相比提高 10 倍，并将 IP 开发周期从数月缩短至数周。
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Genus Synthesis Solution
综合(synthesis)运行时间更快（快 3 倍 ~ 5 倍），可平直扩展至 10M+ 实例，与布局和布线的紧密关联，以及具有全局集中且能物理感知的早期 PPA 优化功能，有助于提高 RTL 设计人员的生产率。
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Joules RTL Power Solution
使 RTL 功率估算精度达到签核功率的 15％ 以内，且最多可比基于时间的功率快 20 倍，还可测量门级网表的功耗。提供统一的功耗计算器，确保整个设计流程中功率结果相关性。该解决方案与 Cadence Palladium® Palladium和 Incisive® platforms无缝集成，有助于达到系统级功率要求。