First Encounter Design Exploration and Prototyping

Cadence^® First Encounter^® technology 可快速实现全芯片虚拟原型构建，在设计周期一开始就能准确捕捉下游的物理/电气影响。其独特的分区和预算功能与 GigaFlex 技术相结合，使千兆级高速设计的分层实现变得更加轻松快捷。

业界需要在狭窄的市场窗口内不断适应当今的芯片设计要求，而这已经导致了可预测性危机。面对不完整的网表、库和时序约束，工程师们又如何能确定更为大型、更高性能、更加耗能的芯片设计的可行性？而且他们若不必真正进行实现(implementation)，又如何就拥堵、时序和功耗对布局规划进行评估？

First Encounter 技术可以应对一系列此类挑战：从硅虚拟原型设计、自动布局规划以及物理综合，到用于分区和预算的分级控制、合法宏和标准单元的放置，以及完整电源网络的设计和优化等等。这些解决方案还可以解决高性能且复杂的 100M+ 实例设计的分层时钟综合问题。凭借这种全面的功能，First Encounter 技术帮助客户充满信心地达成其产品上市时间要求，并显著提高性能和生产力。