Cadence® LDE Electrical Analyzer 可帮助设计人员识别、分析并尽量减少与制造可变性相关的参数问题的影响，从而提高设计性能。
LDE Electrical Analyzer 是一款完整的、与硅晶片相关的电气可制造性设计 (DFM) 分析工具，可帮助您优化和控制版图依赖效应 (LDE) 对设计的影响，例如应力或阱邻近效应 (WPE)。该工具可直接插入您现有的流程中，以进行定制的模拟、IP 和基于单元的数字设计，从而帮助您加速时序收敛。
LDE Electrical Analyzer 利用 SPICE 模型等传统的晶圆代工厂技术，以及专用的 LDE 引擎，来提取由 LDE 引起的设备可变性。该工具将 LDE 可变性集成到大多数定制的库和芯片设计流程中：
- Virtuoso® LDE Analyzer 选项：LDE Electrical Analyzer 可作为 Virtuoso Analog Design Environment 或 Virtuoso Layout Suite 内的一个选项使用。定制模拟设计人员利用 Virtuoso 环境中集成的 LDE Electrical Analyzer，可尽早发现 LDE 对设计性能、系统电气特性和系统适配性的影响。
- 借助 LDE Electrical Analyzer 中单独提供的库分析框架，标准单元库设计人员和用户可以量化由临近单元造成的 LDE 对时序和漏电流的影响，并优化对条件和设计余量的表征
- 使用 LDE Electrical Analyzer，您可以纳入来自单元的 LDE，以提高时序分析和签核的精确度
主要功能
- Virtuoso LDE Analyzer 选项：对于全定制电路的模拟设计人员， Virtuoso ADE Product Suite 和 Virtuoso Layout Suite 中的 Virtuoso LDE Analyzer 选项可提供以下功能，从而加速设计收敛，减少布局后迭代并降低设计对 LDE 的敏感性：
- 可感知 LDE 的仿真：可以开发的早期使用一个LVS并不完全clean的仿真网表做分析，以便尽早发现 LDE 的影响
- LDE 电气约束：尽早检测到由于 LDE 引起的不匹配问题，而无需完成布局或运行仿真
- 版图LDE 分析：标记原理图假设和实际布局之间在晶体管电特性方面（idsat、Vth 等）的巨大变化
- 错误的比重分析：对于版图LDE 分析报告的每个超标，都会提供有关每个 LDE 的所占比重的报告，以帮助您了解变化的根本原因
- LDE 修复准则：LDE 分析还可以报告可行的版图修改，实施此类修改可减少 LDE 对晶体管电特性的影响
- 标准单元库设计人员和用户可以利用库 LDE 分析框架来量化、减少和表征 LDE 对标准单元电气性能的影响：
- 量化标准单元中的 LDE 在时序和漏电流方面的可变性
- 识别和量化变化来源，以优化版图并减少 LDE 对标准单元电气性能的影响
- 优化输出内容提供给建库工具；最坏/最好情况的特征可以导出到 Liberate™ 工具或其他建库方案
- 生成单元contexts标记并在pin上摆放通孔，以进行早期可输出的litho检查
- LDE Electrical Analyzer 在 Innovus™ Implementation System 和 Tempus™ Timing Signoff Solution 的时序分析和签核检查中集成了来自标准单元的 LDE，从而提高了时序签核的精确度：
- 设计中可感知context规则的关键路径分析，可以提取 LDE 对于关键路径的影响。使用 SPICE 级别的仿真计算电路单元派生因子，以对时序签核引擎进行反标
- 设计中的单元context可检查关键单元的可变性分布，例如使用实际设计的context检查时钟缓冲器，以确保其在裕量之内或识别出超出最大可变性阈值的单元
