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低功耗解决方案

可互式操作且经过验证的综合性设计与签核方法

  • Low-Power Solution
  • Power-Aware Verification
  • Power-Aware Implementation

Key Benefits

  • 综合性低功耗解决方案包括架构优化、功耗估算和分析、功能验证、实现和签核以及芯片和系统级数字与混合信号设计 IP
  • 支持两种行业标准的功耗设计文件格式(CPF 和 IEEE 1801),客户可以自由选择设计流程
  • 经过数千种产品的生产验证,可降低重新设计的风险,缩短产品开发时间并降低成本

随着可穿戴设备、智能家用电器、工业自动化、汽车电子产品和大数据处理的出现,低功耗设计不再局限于移动设备终端市场。从架构阶段到芯片和系统签核,设计流程的方方面面都涉及到功耗管理。因此,EDA 工具必须采用统筹兼顾的方法来进行低功耗设计。

从架构到功能验证、分析、实现和签核,Cadence® 低功耗解决方案在设计流程的每一个环节都将功耗纳入考量之中。

使用高级综合 (HLS) 方法的用户将受益于高层的语言描述所带来的功耗感知架构/微架构。这有助于在设计的最初阶段(也是最重要的阶段)正确权衡功耗、性能和面积 (PPA)。

一旦 RTL 和功耗意图可供分析,就可利用 Cadence 解决方案对功耗意图本身进行健全性检查,防止在低功耗设计过程中出现意外情况。Cadence 解决方案支持 IEEE 1801 和 CPF 两种行业标准的功耗意图文件格式。Cadence 的仿真、模拟和形式验证工具拥有功耗感知功能,可验证设计所采用的功能模式和功耗模式之间的设计交互。这有助于消除难以发现的设计或功耗意图错误,这些错误可能导致芯片和系统的现场故障。

实现的各个方面均考虑了功耗意图,并在漏电功耗和动态功耗之间进行权衡和优化,以实现低功耗设计,获得出色的性能质量 (QoR)。在实现的每个阶段,Cadence 解决方案均可验证低功耗设计是否符合指定的功耗意图。签核工具同样是由功耗意图驱动,确保功耗意图得以正确实现,避免重新设计和产品延迟,并降低产品成本。

Cadence 低功耗解决方案还在芯片和系统级之间建立连接,以验证是否在芯片、电路板和封装的背景下实现了整个系统的电源完整性。

Cadence 还支持混合信号设计的低功耗流程。Cadence 也提供针对功耗进行了优化的可定制嵌入式处理器内核知识产权 (IP) 和接口 IP。

Cadence 低功耗解决方案已成功应用于数千种设计的生产之中。

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