Key Benefits
- 提高硅晶片的质量：从早期开始经过重新设计，以支持最先进的先进工艺节点
- 提高效率：采用新的设计方法以及有针对性的自动化技术，极大地提高了电路设计师和版图工程师的工作效率。与使用传统设计工具和流程相比，使用我们的流程和技术可以将您的设计效率提高多达 5 倍。
- 准确预测和管理可变性：与领先的晶圆代工厂紧密合作，通过 Virtuoso® Advanced-Node Platform 提供先进功能，使您能够在设计流程中提前预测和管理可变性，并避免由于工艺可变性而花费昂贵成本进行重新设计
- 先进节点定制设计领域的行业领导者：Virtuoso Advanced-Node Platform 支持所有主流的 20/16/14/10/7nm 先进工艺节点并通过了相关认证
面向 20nm 及以下工艺定制/模拟设计的创新功能
很多人都知道，在先进工艺节点上进行设计非常复杂，而且成本很高。考虑到这一点，系统级芯片 (SoC) 解决方案必须兼具合适的特性、功能和性能，以证明在这些节点上的设计是合理的。但是定制/模拟设计师最关心的是制造复杂性带来的挑战。Cadence® Virtuoso Advanced-Node Platform 提供了创新的功能，使设计人员能够充分利用这些工艺节点的优点。
避免密度梯度效应
在 20nm、16nm、10nm、7nm 先进工艺节点上进行设计
在 20nm/16nm/14nm/10nm/7nm 先进节点上进行设计的独特之处在于，除了不断增加的功耗和性能规格外，制造和可变性之间存在着深层、复杂的相互依赖性。
需要考虑的问题包括：
- 多重图案技术 (MPT) 和色彩感知的物理设计，包括双重、三重、四重和五重图案
- 布局依赖效应 (LDE) 和密度梯度效应 (DGE)，其中布局环境（放置在靠近系统的位置）对系统性能的影响高达 30%
- 复杂的颜色感知定制布线
- 物理设计规则数量呈指数增长
- 器件变化和灵敏度
- 新型晶体管（例如鳍式场效电晶体 FinFET）
避免电迁移超标
Virtuoso Advanced-Node Platform
为了应对这些挑战，Virtuoso Advanced-Node Platform 改进了单点工具，并启用了新的设计方法，可实现快速的布局原型设计、设计同步签核，并加强原理图和版图设计人员之间的紧密协作——要在先进工艺节点进行高效设计，这一点尤为重要。
最新版 Virtuoso Advanced-Node Platform 可提供以下优势：
- 对基于 FinFET 的设计提供强大支持，要求 MPT 管理电路设计上的器件变化和灵敏度
- 引入了许多增强的交互式和自动化功能，以支持结构化版图方法，包括核心编辑命令、交互式连线编辑器、模块生成器 (ModGens)、全自动定制布线和辅助摆放、所有设计规则检查 (DRC) 和正确着色功能
- 以独特方式与 Virtuoso Physical Verification System (PVS) 紧密集成，从而为 Virtuoso Layout Suite 中的 DRC 和颜色分解启用签核验证支持
多图案支持和色彩感知的物理设计
与设计同步的设计规则检查
Resource Library
Press Releases (16)
- Cadence Wins Four 2020 TSMC OIP Partner of the Year Awards
- Cadence Digital and Custom Flows Achieve Certification for TSMC N3 Process
- Cadence Achieves Digital and Custom/Analog EDA Flow Certification for TSMC N6 and N5 Process Technologies
- Cadence and National Instruments Enter into Strategic Alliance Agreement to Enhance Electronic System Innovation
- Cadence Presented with Four 2019 TSMC Partner of the Year Awards
- Cadence Digital and Signoff Full Flow and Custom/Analog Tools Certified for TSMC N6 and N5/N5P Process Technologies
- Cadence Collaborates with TSMC to Accelerate 5nm FinFET Innovation, Enabling Next-Generation SoC Production Design
- Cadence Recognized with Four 2018 TSMC Partner of the Year Awards
- Cadence Achieves EDA Certification for TSMC 5nm and 7nm+ FinFET Process Technologies to Facilitate Mobile and HPC Design Creation
- Cadence Collaborates with TSMC to Advance 5nm and 7nm+ Mobile and HPC Design Innovation
- Cadence Expands Virtuoso Platform with Enhanced System Design, Advanced Node Support down to 5nm, and Simulation-Driven Layout
- Cadence Custom/Analog and Full-Flow Digital and Signoff Tools Enabled for GLOBALFOUNDRIES 7LP Process Node
- Cadence Digital, Signoff and Custom/Analog Tools Enabled on Samsung’s 7LPP and 8LPP Process Technologies
- Cadence Unveils Expanded Virtuoso Advanced-Node Platform for 7nm Processes
- Cadence and TSMC Advance 7nm FinFET Designs for Mobile and HPC Platforms
- Cadence Unveils Virtuoso Advanced-Node Platform for 10nm Processes
Webinar (3)
Presentation (1)
Video (13)
- Improved Analog Layout Productivity Using ModGen Template-Driven Layout Reuse Methodology in Virtuoso Environment
- Improve Device Matching with Assisted Component P&R
- Advanced Methodologies to Accelerate Your Custom Layout
- Avoid Density Gradient Effects in 16FF+ Designs with Virtuoso Layout Suite GXL ModGens
- Enhancing Design Productivity at STMicroelectronics with Virtuoso Custom/Analog Flow
- Global Unichip: 20nm Testchip Tapeout with Cadence and TSMC
- Offering Leading Edge Total Solutions - GLOBALFOUNDRIES Design Ready 14nm Eco System
- Virtuoso IPVS for Advanced Node Design
- Advanced Node Multi-Patterning Technologies within Virtuoso Environment
- Custom Layout Methodologies with Virtuoso Advanced Node
- Virtuoso Technology for Advanced Process Nodes
- Get real-time electrical feedback on 16FF designs with Virtuoso Layout Suite for Electrically Aware Design
- STMicroelectronics Automates Full Custom Analog Layout Flow Using Constraints
Customer Presentation (1)
Success Story Video (1)
