Key Benefits
提升 硅品质
支持多 CPU 的高级集成 DPT 感知引擎，用于数字和自定义实现、分析和验证
提升 效率
自动处理大型、低功耗、混合信号设计，预防验证和可制造性设计问题
加快 实现量产
减少流程中的迭代，尽量避免芯片重新设计
控制 良率
优化互联，兼顾可变性影响的设计时签核和集成可制造性设计流程
产品
利用 Innovus™ 数字实现技术和 Virtuoso® 定制化实现技术完整、一致的收敛流程，及早解决可制造性设计 (DFM) 和可变性效应。 Cadence® 解决方案将兼顾颜色影响的 DPT 流程与基于模型的可制造性设计、压降分析、时序和功耗分析以及验证集成到一个全面的“预防-验证-定案”流程，可以处理大型设计，与传统的收敛方法相比，可大大提高设计效率。
公司简介
除了对功耗和性能规格提出更高的要求之外，先进节点工艺还给定制/模拟设计者带来了另一个挑战，那就是生产和可变性之间错综复杂的相互依赖性。Cadence® Virtuoso Advanced-Node Platform 提供了创新的功能，使设计人员能够充分利用这些工艺节点的优点。
为了应对这些挑战，Virtuoso Advanced-Node Platform 改进了单点工具，并启用了新的设计方法，可实现快速的布局原型设计、设计同步签核，并加强原理图和版图设计人员之间的紧密协作——要在先进工艺节点进行高效设计，这一点尤为重要。
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先进的 FinFET 系统和采用 FD-SOI 技术的平面系统改善了功率、性能和面积(PPA) 目标，但也带来了其他设计挑战。Cadence 开发了颠覆性的全流程数字工具集，以应对在设计创建、实现和签核阶段的这些设计挑战。
Cadence® Full-Flow Digital Implementation and Signoff 工具可解决并支持当今的 FinFET 和更先进的FD-SOI 设计中的所有特殊要求。这些工具可预防并纠正有害的光刻热点、随机缺陷、片上工艺偏差以及由于化学机械抛光而引起的偏差。Cadence Innovus ™ Implementation System 通过基于规则和模型的无缝衔接分析（提前验证并与晶圆代工厂工艺仿真紧密合作），可将前期风险降至最低，并防止出现不可预测的设计周期和后期迭代
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如果您希望在先进节点上流片成功，Cadence 可以充当您的得力助手，并帮助您选择合适的 IP 解决方案，令其在您的系统级芯片设计中发挥最大价值。Cadence® IP 解决方案集各种优势于一身：高质量的产品组合、开放性平台、强大的生态系统。
Cadence IP 产品组合包括经过硅验证的 Tensilica® IP 核心、模拟 PHY 界面、基于标准的 IP 核心、验证 IP (VIP)，以及其他解决方案和面向当前和新兴行业标准的定制服务。
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