核心优势

凭借超过 25 年的先进封装经验,我们能够在不进行传统工艺扩展的情况下,使我们的客户实现更高的带宽、更低的功耗和更小的面积。

异构集成

支持适用于 2.5D 或 3D 设计的不同裸片之间异构集成

性能和功耗

在不影响性能的情况下通过更小的互连实现高效节能

最多的功能

支持 AI、数据中心、图形和移动通信 IC 中的众多应用,形状参数更小

产品

Cadence 提供封装、 IP、设计实现、测试、分析和验证产品等一整套解决方案,用于应对数字系统级芯片(SoC)、模拟/混合信号设计以及整个系统的 3D-IC 设计需求。

 

 

裸片封装规划和布线优化

要有效地规划和评估 3D-IC 设计中的连通性并确定布线的可行性,Cadence OrbitIO™ Interconnect Designer 可助您一臂之力。您可以在整个系统环境中快速评估裸片和封装之间的连通性。您还可以制定或优化决策,然后立即在此单一工具内可视化对周围织构的影响。此功能有助于减少硅片与封装设计团队之间的迭代次数。

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适用于测试 DFT 的逻辑裸片设计

当您准备好进行测试后,我们的 Genus™ Synthesis Solution 和 Modus DFT Software 产品可用于逻辑裸片可测试性设计 (DFT)。使用这些工具,您可以执行 DFT 插入,测试die-to-die间的互连,包括硅中介层 (silicon interposer)。

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逻辑裸片实现

对于逻辑裸片的设计实现,我们提供了 Innovus™ Implementation System 和 Cadence Physical Verification System (PVS)。Innovus Implementation System 具备独特的布局布线、优化和时钟功能,可提供经产品验证的功耗、性能和面积 (PPA) 优势,并加快运行时间。Innovus 插件可提供 3D-IC 设计所需的功能,包括创建 TSV 和微型 bump。Cadence PVS 能够执行设计规则检查 (DRC) 和电路布局验证 (LVS),后者支持同时进行多个裸片验证。

如果您的设计还包含模拟元件,则依然可以使用相同的流程。我们的 Virtuoso® 定制设计平台与该流程融合,可为定制 3D-IC 实现提供支持,从内存裸片上的 TSV 引线实施,到内存裸片 bump 映射到逻辑裸片。

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签核与分析

在分析和签核阶段,需要验证设计,以便确保 3D 设计实现中的裸片互连正确无误。Cadence PVS 有助于您进行交叉裸片检查。您还需要评估电气性能。在数字层面,我们提供了一系列用于抽取、时序和电源签核的工具


Quantus™ Extraction Solution 可为 TSV、微型 bump 和与 3D 技术相关的其他特征提供寄生参数提取和分析功能


Tempus™ Timing Signoff Solution 可跨多个裸片提供 silicon-accurate 时序签核和信号完整性分析

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热效应管理

Cadence 为 3D-IC 设计的热管理提供了独特的功能。我们的 Voltus IC Power Integrity Solution 可以生成功耗图,该图随后输入到 Celsius™ Thermal Solver 中,后者使用此功耗数据来确定每个裸片的温度分布情况。然后,这些数据会传输回 Voltus 解决方案,用于与温度相关的压降分析。如果您需要通过多次迭代来进行热分析,则可以使用 Voltus 解决方案的 GUI 调用解决方案中的热引擎,自动在裸片级显示温度结果。

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