一站式服务:经过验证的多芯片设计和先进 IC 封装设计流程

Cadence® 3D-IC 解决方案将 3D 设计规划、实现和系统分析统一集成于单个统一的管理界面中。它能够利用仿真和原型设计以及基于小芯片的连通性 PHY IP 进行硬件和软件的共同验证和全系统的功耗分析,以实现对延迟、带宽和功耗进行功耗、性能和面积 (PPA)的优化。该解决方案还提供定制模拟设计和电路板设计、集成电路 (IC) 签核提取、静态时序分析 (STA) 和签核与信号,以及电源完整性 (SI/PI)、电磁干扰 (EMI) 和热分析的协同设计能力。

 

使用 3D-IC 专家解决方案进行设计的优势

凭借超过 25 年的先进封装经验,我们能够在不进行传统工艺扩展的情况下,使我们的客户实现更高的带宽、更低的功耗和更小的面积。

异构集成

支持适用于 2.5D 或 3D 设计的不同裸片之间异构集成

性能和功耗

系统驱动的 PPA 可在不影响性能的情况下实现最佳电源效率

最多的功能

支持 AI、数据中心、图形和移动通信 IC 中的众多应用,形状参数更小

满足数字 SoC、模拟/混合信号设计和整个系统的 3D-IC 设计要求

多芯片规划与实现

Cadence® Integrity™ 3D-IC 平台是大容量、统一的设计和分析平台,用于设计多个芯片。该平台建立在 Cadence 领先的数字实现解决方案——Innovus™ Implementation System 的基础上,允许系统级设计者为各种封装方式(2.5D 或 3D)规划、实现和分析任何类型的堆叠芯片系统。Integrity 3D-IC 是业界首个集成的系统和 SoC 级解决方案,能够与 Cadence 的 Virtuoso® 和 Allegro® 模拟与封装实现环境进行系统分析,包括协同设计。

 

裸片/封装规划和布线优化

要有效地规划和评估 3D-IC 设计中的连通性并确定布线的可行性,Cadence OrbitIO ™ Interconnect Designer 可助您一臂之力。在整个系统环境中快速评估裸片和封装之间的连通性。制定或优化决策,然后立即在此单一工具内可视化对周围织构的影响,减少硅片与封装设计团队之间的迭代次数。

逻辑裸片 DFT

当您准备好进行测试后,Cadence Genus™ Synthesis Solution 和 Cadence Modus DFT Software 产品可用于逻辑裸片可测试性设计 (DFT)。使用这些工具,可以执行 DFT 插入,测试 die-to-die 间的互连,包括硅基板。

电气签核和系统分析

在分析和签核阶段,需要验证设计,以便确保 3D 设计实现中的裸片互连正确无误。Cadence PVS 有助于您进行交叉裸片检查。您还需要评估电气性能。在数字层面,我们提供了一系列用于抽取、时序和电源签核的工具

Cadence Quantus™ Extraction Solution 可为 TSV、微型 bump 和与 3D 技术相关的其他特征提供寄生参数提取和分析功能。

Cadence Tempus™ Timing Signoff Solution 可跨多个裸片提供 silicon-accurate 时序签核和信号完整性分析。

Clarity™ 3D Solver 是一款建模和执行 3D 电磁仿真的工具,用于设计 PCB、集成电路封装和系统级集成电路(SoIC) 设计的高速互连。对于 PCB 和 IC 封装,Sigrity™ 技术为高速系统设计人员提供了最全面的端到端的、与设计同步的互连通道建模,以及信号和电源完整性仿真技术。

热效应管理

Cadence 3D-IC 解决方案提供了独特的热管理功能。Voltus™ IC Power Integrity Solution 可以生成热模型,该模型随后输入到 Celsius™ Thermal Solver 中,后者使用此数据来确定每个裸片的温度分布情况。然后,Celsius 求解器会将温度图传输回 Voltus 解决方案,用于与温度相关的多晶粒压降分析。如果您需要通过多次迭代来进行热分析,则可以使用 Voltus 解决方案的 GUI 调用解决方案中的热引擎,自动在裸片级显示温度结果。

多裸片物理验证

Cadence Pegasus™ Verification System 是一个 cloud-ready 物理验证签核解决方案,旨在帮助工程师尽快将先进节点集成电路产品推向市场。这项突破性的技术可将在数百个 CPU 上运行设计规则检查 (DRC) 的性能提高多达 10 倍,并将运行时间从数天缩短到几个小时。Pegasus 系统具有创新的架构和原生的云处理能力,提供弹性和灵活的计算环境,允许客户在几个小时内在先进节点设计中实现完整的全芯片签核设计规则检查,从而帮助设计人员更快地将产品推向市场。

硬件/软件验证和功耗分析

Cadence Palladium® Z2 Enterprise Emulation Platform 通过功耗分析和优化,在多芯片系统设计上提供高达 10B 门的可扩展性。

产品

基于小芯片的 IP

提供基于小芯片的 PHY IP,实现面向延迟、带宽和功耗的 PPA 优化目标。Cadence PHY IP 支持高达 40Gbps 的速度和 1TB/mm 的效率,并带有互补的控制器和管理堆栈。

产品

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