Virtuoso ICADV12.3と7nm先端テクノロジー

先端テクノロジーも、7nmに突入しました。当然の如く、10nmノードよりも厳しい制約条件がいくつも登場しています。ケイデンスのVirtuoso ICADV12も7nmノードをサポートするために、機能強化を行い、昨年(2016年)12月、ICADV12.3をリリースしました。このリリースでは、従来のICADV12.2の操作性を損なうことなく、7nmの設計に必要な多くの新機能が搭載されています。本稿では、7nmで登場した主な要求事項と、ICADV12.3で実現されたケイデンスのソリューションをご紹介します。

EAD Platform

10nm 以下のプロセスノードでは、FinFETのような高出力のデバイスと、さらに進む配線パターンの微細化により、Electro-Migration(EM)や、IR-Drop、デバイスのSelf-Heating等の課題に、より注意を払い、正確かつ適切な対応が求められます。Virtuoso ICADV12.3は、7nmノードで特に必要とされるこれらのニーズをサポートしたリリースで、VLS-EAD (Electrical Aware Design) というプラットフォームが登場します。(図1) このEAD Platformは、図1に示すように従来のL, XLといったプラットフォームの上位に位置づけられており、従来のVirtuosoの操作性を損なうことなく、新しい環境が利用できるよう設計されています。

図1.Virtuoso ICADV 12.3 プラットフォーム図1.Virtuoso ICADV 12.3 プラットフォーム 画像をクリックすると拡大表示されます

EM Aware Trunk Optimization

EAD プラットフォームでは、インタラクティブに、EMを始めとする各種の電気的特性の解析を行うことが可能です。特に、ICADV12.3では、EM Violationを回避するための、強力なTrunk Optimization 機能があります。図2は、VLS-EADでのEM 解析結果の例です。赤色のTrunk(幹線)がEM Violation が存在する部分です。Pin to Trunk(P2T) がこの情報を基に、このTrunkを最適化します。図3(a)は、同一レイヤの複数のメタルセグメントを用いてEM の要求事項を満たした結果、図3(b)は、同じレイヤでの配線のためのエリアが十分に確保できないときに、複数のレイヤを用いて、Trunkの相対幅を増やした場合の例です。図3(a), (b) はそれぞれ配線パターンや幅があらかじめ決定されているようなアーキテクチャで、特に有効です。当然、Width Spacing Pattern (WSP)に完全に対応しています。(注1) この他に、配線幅をあまり意識しなくても良い場合に備え、Trunkの幅を太らせて、Violationを回避するオプションも用意されています。

図2.EADによるEM 解析例図2.EADによるEM 解析例 画像をクリックすると拡大表示されます

図2.EADによるEM 解析例図3(a) EM Violation Fix 例Parallel       図3(b) EM Violation Fix Stacked

Placement Functions

ICADV 12.3では、各種Placementに関する機能のメニューを統合し、10nm, 7nm といったノードでのセル、モジュール配置に好適なRow Based Placementをサポートしています。これは、複雑化する多くのデザインルールが原因で、セルの配置場所が非常にディスクリートに限定されることから、エラーの発生しないセル配置のための場所(Placement Row/Grid)をあらかじめ定義しておいて、それにそってデバイス等の配置を行うというものです。これは、過去のゲートアレイ等のPlacement Flowに似ていますが、ICADV12.3では、このPlacement Rowが複数指定できたり、くりぬいて別のRowを指定したりと、よりインテリジェントな応用が可能です。

Dummy Fill

10nm, 7nm といったテクノロジーでは、必ず、Metal Fill, Dummy (Device) Fillに関するルールが存在します。ICADV12.3では、Filler Cell, Dummy Cellの挿入に便利な機能を用意しています。図4~6に主なDevice Layer Filling 機能を示します。

図4.Adjacent Fill (セル間の隙間にDummy Deviceを自動挿入する機能)図4.Adjacent Fill (セル間の隙間にDummy Deviceを自動挿入する機能)

図5.Transition Fill (異なるPlacement Row間にDummy Deviceを自動挿入する機能)図5.Transition Fill (異なるPlacement Row間にDummy Deviceを自動挿入する機能)

図6.Transition Fill (Poly の引き伸ばしとCut Polyを自動挿入する機能)図6.Transition Fill (Poly の引き伸ばしとCut Polyを自動挿入する機能)

Routing Functions

先端テクノロジーにおいては、使用するテクノロジーによって、配線レイヤの実現方法がさまざまです。これに伴い、設計中に考慮しなければならないデザインルールも大きく異なります。
Virtuoso ICADV12.3 では、ICADV12.2でサポートしている内容を継承し、異なるRoutingアーキテクチャを効果的にサポートしています。

Width Spacing Pattern (WSP)

WSPとは、配線で使用されるパターン(幅、スペース、ピッチ)をあらかじめ定義しておいて、配線時に使用するというもので、定義されたパターン上では、ICADV12.3で使用可能な全ての配線ツールがこれに従います。(図7) Self-Aligned Double Patterning (SADP)を採用しているプロセスノードで特に有効な機能です。

図7.WSPを使用した配線の例図7.WSPを使用した配線の例 画像をクリックすると拡大表示されます

WSPは非常に好評な機能で、WSP用のユーザーインターフェースであるWSPマネージャは、ユーザーからの強い要望に応え、ICADV12.3でのリリース予定であったのですが、異例のICADV12.2 ISR5でのEarly Release となりました。 (図8)

図8.WSPマネージャ図8.WSPマネージャ

このWSPマネージャ上では、インタラクティブに、WSPの生成・編集、読み込み、そして、既存の配線パターンから、WSPを派生させることが可能です。そして、プレビュー機能により、作成されたWSPをビジュアルに確認することができます。(図9)

図9.Pattern Preview機能図9.Pattern Preview機能

Multi-Patterning のサポート

ICADV12.3 では、ICADV12.2 と同様に、Multi-Patterning をサポートしています。Coloring Engineを大幅に機能強化し、高品質なカラーリングの結果が高速で得られる様にエンハンスがなされています。(図10)

図10.ICADV12.3のMulti-Patterning サポート環境図10.ICADV12.3のMulti-Patterning サポート環境

新しいアーキテクチャのサポート

7nm ノードでは、いくつかのレイアウト上での構造が登場しています。ICADV12.3では、これらを網羅しますが、そのうちとりわけユニークな2つを紹介します。

Trim Metal

Trim Metalとはその名のとおり、(必要ないものを)切り取るメタルのことです。配線を最初にして、その後、Trim Metalが存在する部分を、切り取ります。(注2)
実は、このTrim Metalは、28nm の頃から、Polyをカットするためのレイヤとして登場していました。7nmノードでは、各配線レイヤにTrim レイヤが存在します。このTrim Metalは、2つの配線の間隔を小さくする効果があります。
Trim Metalを使用することで、各メタルセグメントに適用されるMinimum Area Rule (最小エリアルール)を分割前の全メタルに適用させることで、配線エリアを小さく押さえることが可能です。特に微細化が要求される7nmのようなテクノロジーにおいては、このTrim Metal は必要不可欠です。
7nmノードでは、このTrim Metalが、各マスクに存在するケースがあります。つまり、Mask1のメタルセグメントはMask1用のTrim Metalによりカットしなければならず、Mask2のメタルセグメントは、Mask2用を使用することが求められます。
図11は、Trim Layerを使用せずに、信号A,Bを実現した例です。両信号間に、エラーマーカーが表示されているのが確認できます。
Virtuoso はこのTrim Metal を配線中に自動挿入します。図12は、Trim Metalの挿入例です。信号A, Bがショートする代わりにTrim Metalが挿入されています。

図11.Trim Metalを使用しない例(エラーが確認できる)
図11.Trim Metalを使用しない例(エラーが確認できる)

図12.Trim Metal図12.Trim Metal

Bridge Via

Bridge Viaは、7nmノードより新しく登場したタイプのViaです。図13(左)に示すように、Via-Via 間のスペーシングルールにより、隣り合う配線レイヤを使用することができない場合に、図13(右)に示すように、Via-HoleがBridgeの役割を果たします。

図13.Bridge Via図13.Bridge Via

Virtuoso ICADV12.3 環境下では、Bridge Viaはテクノロジーファイル中に、定義して使用します。(図14) Wire Editor等での配線途中で、配線レイヤを切り替えるだけで、自動的に、Bridge Viaが挿入されます。(図15)

図14.Bridge Via図14.Bridge Via

図15.Wire Editor でのBridge Viaの自動挿入の例図15.Wire Editor でのBridge Viaの自動挿入の例

まとめ

Virtuoso ICADV12.3は、7nm ノードをターゲットに開発されましたが、ICADV12.3は、ICADV12.2のコード上に機能強化を行う形で実現されました。EADプラットフォームや、WSPマネージャ等、ICADV12.3に搭載されている機能の多くは、他のプロセスノードでのデザインでも非常に使い勝手がよく、多くのユーザーがICADV12.3をAdvanced Node用開発ツールとして定め、7nm以外のプロセスノードでのデザインでも利用しています。
ケイデンスは、主要半導体ファウンドリと、親密に連携し、新しいテクノロジーに対応する新機能を、テクノロジーの開発と平行して行っています。対応するProcess Design Kit (PDK)も、Virtuoso ICADV12.3のリリースにあわせて、主要ファウンドリから同時期にリリースされています。確かに、ICADV12.3の開発はケイデンスが行ったのですが、実際の開発の現場では、ファウンドリや、パートナー(Early Adopter)と数え切れないほどのミーティングを日夜、行い、会社間の壁を越えた「7nm向け、総合環境開発プロジェクト」に参加しているという感じを受けたのを覚えています。
ただ、「使用可能、対応可」というような、上辺だけではない、他の追従を許さない、ファウンドリ、パートナーとの強力な協力体制から生まれた、ICADV12.3に実装されているすばらしい機能の数々を、体感してください。

なお、日本ケイデンスのホームページに「Virtuoso玉手箱」という特設コーナーを近日中に開設する予定です。このコーナーで、個々のICADV12.3の新機能を含めVirtuosoの様々なテクノロジーを紹介いたしますので、こちらもあわせてご覧いただけますようお願いいたします。

米国ケイデンス・デザイン・システムズ社
Sr. Engineering Manager, CPG
石川 浩

注釈1: Width Spacing Pattern: 配線で使用されるパターンをあらかじめ定義して使用する機能
注釈2: 別名、Cut Metal などとも呼ばれます。Via0との混同を避けるため、本稿では、Trim Metalと呼びます。

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