デジタル設計に最高の結果を最短のTATでもたらすベスト・ツール ~ケイデンスDigital Solutionの最新バージョン15.2リリース~

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ケイデンスのデジタルIC設計/サインオフ・プロダクトは、過去2年の間に6つの新しいプロダクトを相次いで送り出し、デジタルIC設計/サインオフの現場に革新をもたらしました。Genus™ Synthesis Solution、Innovus™ Implementation System 、Joules™ RTL Power Solution、Tempus™ Timing Signoff Solution、Voltus™ IC Power Integrity Solution、Quantus™ QRC Extraction Solutionといった新しいプロダクトは、高速化の基盤技術である大規模分散型並列処理アーキテクチャー “Massively Parallel”、共通のデーターモデルや各種エンジン、PPA(Power、Performance、Area)最適化アルゴリズムを搭載し、設計フェーズやプロダクト間でのPPAの相関性を向上させ、より複雑化、大規模化する昨今のSoC設計において、最小のイタレーションと最短のTATでベストなPPAを実現します。このコーナーでは、2015/Q4にリリースした最新バージョン15.2においてGenusとInnovusを中心とした機能強化項目や統合ソリューションの事例等をご紹介します。

Genus Synthesis Solution15.2 update : 

図1:Genus15.2ハイライト図1:Genus15.2ハイライト画像をクリックすると拡大表示されます

2015年5月に満を持して登場したGenus Synthesis Solutionは、RTL設計時に最高の生産性を実現し、最終インプリメンテーションにおいて最高のQoRをもたらす論理/物理合成ソリューションです。論理/物理合成のTATを最短で1/5まで短縮し1000万インスタンスを超える超大規模回路にもリニアに対応、さらに新しく導入されたフィジカル情報を考慮したコンテキスト生成機能(フロントエンド設計者向けに任意の論理階層を物理情報と共に切り出す機能)や、Innovus Implementation Systemとの各種エンジン共用により、設計イタレーションを大幅に削減させることが可能です。これら強力な機能の組み合わせにより、RTL設計の生産性を最大で10倍向上することができます。 2015/Q4リリースの15.2バージョンはさらなる高速化と機能強化を行いました。

Innovus Implementation System 15.2 update :

図2:Innovus15.2ハイライト図2:Innovus15.2ハイライト画像をクリックすると拡大表示されます

Innovus Implementation Systemは、先端プロセスを含むすべてのプロセスノードのデザイン向けフィジカル・インプリメンテーション・ツールで、PPA(power, performance, and area)を10%から20%を改善し、フロー全体で実行速度を5倍から10倍の高速化を実現します。またGenusと同様に大規模分散並列処理アーキテクチャーを搭載し、500万から1000万インスタンスにも及ぶ超大規模ブロックを効率的に処理する大容量を誇ります。配置、最適化、配線、クロッキングに最新の独自のアーキテクチャーを搭載し、デザインフローにおけるイタレーションを最小限にとどめ、実行速度の高速化を実現します。2015/Q4リリースの15.2におけるKey pointは以下の通りです。

図3:Innovus15.2 TAT改善図3:Innovus15.2 TAT改善画像をクリックすると拡大表示されます

図4:Powerを考慮したGigaOptの事例図4:Powerを考慮したGigaOptの事例画像をクリックすると拡大表示されます

パッケージの熱抵抗算出とシステム解析向けインターフェース

図 5:Innovus+VoltusによるIR Fixフロー図5:Innovus+VoltusによるIR Fixフロー画像をクリックすると拡大表示されます

図6:Cadence Digital Solutionによる16nmの改善事例図6:Cadence Digital Solutionによる16nmの改善事例画像をクリックすると拡大表示されます

Tempus&Voltus15.2 update

大規模複雑化が進む昨今の設計現場に置いて、目標通りに設計をサインオフすることは一層難しくなっています。こちらでは、デジタル・インプリの最終関門を速く正確に突破するケイデンスのサインオフ環境「Tempus Timing Signoff Solution」と「Voltus IC Power Integrity Solution」の15.2バージョンのUpdate項目をQuickにご紹介します。

図7:TempusによるDynamic Power削減例図7:TempusによるDynamic Power削減例画像をクリックすると拡大表示されます

図8:Voltus+Sigrity協調解析図8:Voltus+Sigrity協調解析画像をクリックすると拡大表示されます

終わりに

上記にてご紹介した項目は現時点で既にリリース済みで、直ちに使用可能です。 また、これらの機能は各プロダクトのほんの一部です。その他細かな機能アップや使い勝手の向上等は、TESTやConformal、Physical Verificationを含めたDigital Solutionとして、順次この紙面上でご案内させていただく予定ですのでご期待ください。さらに、Cadence Online Support(ご登録が必要です)にはセルフラーニングキット等の情報を掲載していますので、合わせてご参照ください。

テクノロジーセールスリード/デジタル&サインオフ
丹生 孝征

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