「こんなことを気にしてどうするの?」シリーズ (第4回)第5部:コーナー解析

(編集からのお知らせ)
前号でいったん完結しました「こんなことを気にしてどうするの?」シリーズですが、好評につき不定期連載という形での継続が決定いたしました。どうか引き続きご愛読よろしくお願いいたします。

これまでの記事では、統計解析、特にモンテカルロ解析を使用したものについて見てきました。今回の第5部では、プロセス、電圧、温度が回路性能に及ぼす影響について考察することにします。プロセス、電圧、温度の効果を解析するための方法は、コーナー解析で、ベストケースとワーストケースのデバイス、最大電圧と最小電圧の電源、最高と最低の温度で回路性能をシミュレーションし、回路特性の最大ばらつきを決定しようとするものです。従来のアナログ・バイポーラー設計はモンテカルロ解析 [前号までの記事1-4部] を頼みとしてきましたが、アナログのMOS設計ではデジタル設計のコーナー解析手法を参考としています。アナログ設計ではモデルが容易に利用できますので、コーナー解析がばらつきを解析するにはもっとも簡便な方法となります。

コーナー解析を簡単にまとめますと、温度、電源電圧、プロセスのそれぞれ最小値と最大値を用いて設計のシミュレーションが実行されます。また、プロセスに関しては、通常5種類のコーナーが定義されます:

  1. ノミナル: ノミナルのプロセス、電圧、温度
  2. Fast-Fast [FF]: nチャネル、pチャネル・トランジスターともにfastデバイスモデル
  3. Fast-Slow [FS]: nチャネル・トランジスターはfastデバイスモデル、pチャネル・トランジスターはslowデバイスモデル
  4. Slow-Fast [SF]: nチャネル・トランジスターはslowデバイスモデル、pチャネル・トランジスターはfastデバイスモデル
  5. Slow-Slow [SS]: nチャネル、pチャネル・トランジスターともにslowデバイスモデル
    ここで、fastデバイスモデルは最短のゲート長と最小のしきい値電圧を持つものに、slowデバイスモデルは最長のゲート長と最大のしきい値電圧を持つものとなります。

単純化のため、プロセス・コーナーを2つに削減して環境および動作条件コーナーと統合することができます:

  1. fastコーナー、FFプロセス・コーナー、最大電源電圧、最低温度
  2. slowコーナー、SSプロセス・コーナー、最小電源電圧、最高温度

ここで、ゲートのタイミングは駆動力により決定されるという条件を仮定していますので、駆動能力の一番高い上記の1番の条件と一番低い2番が性能の限界を決定することになります。この仮定を詳しく説明すると、駆動電流がゲート-ソース電圧に比例しているため、電源電圧が増大すると駆動電流も増加することになります。また、低温では移動度が高くなり駆動電流も増大します。このような仮定の利点は、回路の最大、最小性能やタイミングのばらつきを決定するための追加シミュレーションが2回で済むということです。このようなコーナー解析手法はアナログのMOS設計に適用されてきましたが、その結果は良い場合と悪い場合がありました。コーナー解析では特性の全般的なばらつきに対しては有用な推測を与えますが、ばらつきのすべてを正確に予測することはできません。図1はアンプのDCオープンループゲインとしきい値電圧のばらつきの関係を表す散布図です。緑の四角内は、コーナー解析で予測されるプロセス・パラメーターばらつきの限界値を表しますが、実際のオープンループゲインのばらつきは、コーナー解析の上下限値を超えています。赤の四角はコーナー・モデルで予測することができなかったプロセス・パラメーター分布とオープンループゲインのテール効果を示しています。このように、コーナーはばらつきの良い推測を与えますが、推測には誤差がある場合があります。以下では、コーナー解析の精度に影響を及ぼすいろいろな要素について見てみることにします。

図1:アンプのDCオープンループゲインとしきい値電圧のばらつきの関連図1:アンプのDCオープンループゲインとしきい値電圧のばらつきの関連画像をクリックすると拡大表示されます

まず、性能レベルが向上し、プロセスの作りがどんどん小さくなると、この手法の問題点が現れてくることが一般的に分かります。

  1. アナログの仕様では、トランジスターのIds以外の効果を考慮することが必要です。たとえば、増幅ステージのゲインは、入力トランジスターのトランスコンダクタンスgmと、負荷roの出力抵抗の積、つまりgm*roになります。gmはドレイン電流により決定されますが、MOSトランジスターではroのドレイン電流への依存度は低くなります。したがって、出力への依存がある別のコーナーといった他の現象を考慮する必要があります。
  2. この問題をさらに眺めてみると、駆動力の解析時、pとnチャネル・デバイス両方の駆動力が高い場合にベストな条件となります。ただ、アナログの仕様はもっと複雑なもので、図2に示すオペアンプのオープンループゲインを考えてみましょう。緑部分のpチャネル・トランジスターのgmが最大の場合にオープンループゲインは最大となり、チャネル長が長くslowな場合にnチャネル・トランジスターのroが最大となります。

    図2:2ポールのオペアンプ図2:2ポールのオペアンプ

    このため、アナログ回路で2コーナーのみを使用して性能限界を定義すると、実際のワースト/ベストケース条件を見逃してしまうことがあります。
  3. 電圧と温度に関しても同様な問題があります。たとえば、基準バンドギャップは一般的に温度に依存しない基準電圧を生成するために使用されますが、絶対温度に比例してドリフトする回路と、絶対温度に対してその逆にドリフトする回路を接続することで動作します。この結果、ワーストケースの温度ばらつきは、図4に示すように、終端から高/低温で中間点に向かう温度範囲の中間点となります。

    図3:温度変化に伴うバンドギャップ基準電圧のばらつき図3:温度変化に伴うバンドギャップ基準電圧のばらつき画像をクリックすると拡大表示されます

    電圧に関する問題は、電源電圧が上がると低温でのしきい値電圧の増大効果が移動度の増大効果より大きくなり、低温で性能がワーストとなる点にあります。
  4. 最後に考慮しなければいけない点は、アナログ設計者がデジタル設計者の使用しないような追加コンポーネントを使用する点です。たとえば、アナログ設計者は、抵抗やコンデンサーといった受動コンポーネントに依存しており、そのばらつきが回路性能に及ぼす影響について考慮する必要があります。受動コンポーネントのばらつきは能動デバイスのばらつきに依存していませんので、プロセスのコーナー数は増加します。また、アナログ設計者は、高電圧、ネイティブ・デバイス等も使用しますので、さらに多くのプロセス・コーナーを考慮する必要があります。

以上をまとめると、ばらつきに対して回路が正常に動作することをデジタル設計者が検証する場合と比較して、アナログ設計者は非常に多数のコーナー条件をチェックする必要があります。プロセスに多数の異種デバイスがあり、電圧や温度で多くの中間値がある場合、設計を完全にキャラクタライズするには数千のコーナーが必要となることもあります。コーナー数が増加する結果、完全な検証のためのシミュレーション時間も増大します。最後に考慮しなければいけない問題はデバイス・ミスマッチの影響です。伝統的なプロセス・コーナーは、グローバルなプロセスばらつきであるウェーハー間ばらつきをモデル化するものです。180nm超のレガシーノードでは、ウェーハー間のプロセスばらつきを記述する、グローバルばらつきとも呼ばれるプロセスばらつきが、対策が必要となるばらつきの主要な原因ですが、プロセスのサイズ90nm以下で縮小するにつれ、同一ダイのデバイス間特性の違いを記述する、ローカルばらつきとも呼ばれるミスマッチばらつきがプロセスばらつきの主要な原因となりますが、コーナー・モデルではこの現象を説明することはできません。その結果、回路性能のばらつきを完全に説明するためのコーナー解析を実装する方法を再考慮する必要があります。

プロセスばらつきに関わらず歩留まりの高い回路を設計する課題は、アナログ設計者には馴染みの深いものです。プロセスばらつきが回路性能に及ぼす影響を理解するために実行するシミュレーション数の爆発的増加が、ロバストな設計を実現するための労力を軽減する新たな設計ツールの開発に繋がりました。ケイデンスのVirtuoso® Analog Design Environmentでは、Variation Aware DesignフローのVADが提供され、その設計フロー中にはコーナー解析の課題を解決するための機能も含まれています。Virtuoso ADE GXLはワーストケースのコーナー条件を作成するための機能を提供し、ユーザーがコーナー変数と評価する変数範囲を定義するだけでツールがコーナー条件を自動的に特定します。ワーストケースのコーナー作成例について見てみましょう。たとえば45nmプロセス、gpdk045でオペアンプの設計時に、電源電流、オープンループゲイン、位相余裕、出力スイングの4つのパラメーターを考慮する場合、図4に示すコーナー解析からコーナー条件がワーストケースコーナーにインポートされます。コーナー条件は次のようになります:

温度、3コーナー   -40、27、125 C
電源、3コーナー   0.9、1.3、1.7 V
デバイス、45コーナー    
  MOSトランジスター、5コーナー ff、fs、tt、sf、ss
  抵抗、3コーナー ff、tt、ss
  コンデンサー、3コーナー ff、tt、ss

図4:Worst Case Corners (ワーストケース・コーナー) 設定メニュー図4:Worst Case Corners (ワーストケース・コーナー) 設定メニュー

すべてのコーナーを組み合わせてコーナー解析を実行するには、405回シミュレーションを実行する必要があります。この例では0.002%以内の誤差でワーストケース条件を特定するワーストケース・コーナー解析には13回のシミュレーション実行が必要となります。

  Current
[mA]
Gain
[dB]
Output Swing
[%]
Phase Margin
[°]
  FF WCC FF WCC FF WCC FF WCC
Worst
Case
Value
1.322 1.322 39.3 39.3 71.3 71.3 12.8 12.8
# of simulations 405 13 405 13 405 13 405 13
Difference,
FF-WCC,
[%]
0 0 0 0 0 -0.0002 0 0

図5: 結果のまとめ

ここではコーナー条件を405から13コーナーに削減しました。コーナー・シミュレーション回数を減らすことにより、設計中にワーストケース・コーナー条件を使用したシミュレーションが可能となります。ワーストケースのコーナー条件が考慮できるようになると、設計中に問題を検出して修正することができるようになり、設計 > 検証 > 問題の発見 > 完成まで繰り返しという設計ループの長いサイクルを取り除くことができます。Variation Aware Design (ばらつきアウェアの設計) フローには、設計TATを短縮するための別のツール、寄与解析も含まれています。Contribution Analysis (寄与解析) は感度解析の新機能で、ワーストケース・コーナー解析完了後に実行することができます。図6に解析結果例を示します。

図6:オペアンプのContribution Analysis結果図6:オペアンプのContribution Analysis結果

結果はコーナー条件に則して表示されていますが、この場合は温度、バイアス電流、電源電圧のコーナーが使用されています。増幅器のオープンループゲインの50%を超えるばらつきは、電源電圧の変化に起因するものです。どのような問題を調査して改善しなければならないかが分かったので、電源電圧の変動によるオープンループゲインのばらつきを軽減しなければならないということになります。以上をまとめますと、プロセス、温度、動作条件の変動が回路性能に及ぼす影響の原因を究明するために設計時に実行が必要なシミュレーション回数を削減すると同時に、ワーストケースのコーナー条件を見つけるためのツールを確立することができたことになります。これに加え、強化された感度解析が回路性能の向上方法発見のサポートを提供します。

詳細に興味がある方は、ケイデンスのサポート・ページにある次の情報 (英文) をご覧になるか、営業またはサポートチームまでご連絡ください。

  1. Analog Design Environment XL (ADE XL) Workshop
    コーナー解析、統計解析、統計コーナーの作成に関する説明
  2. Statistical Analysis
    統計解析の詳細
  3. Mismatch Contribution
    統計的ミスマッチ解析とその影響の説明

次回はワーストケースのプロセスコーナーモデルの作成に関する問題について取り上げます。

参考文献

  1. S. Inohara, et al, “A Statistical Model Including Parameter Matching for Analog Integrated Circuits Simulation”, IEEE Transactions on Computer Aided Design, October 1985, pg. 621-628
  2. M. Rencher, “Analog Statistical Simulation”, IEEE Custom Integrated Circuit Conference, October 1991, 29.2.1-29.2.4
  3. M. Chian, “ ian, n, 2.4m Integrated Circuit Conference, October 1991, IntegratedIEEE Proceedings of the Third Annual ASIC Seminar and Exhibit, 1990, P11/4.1 - P11/4.7.

これに加えて長い検証時間がスケジュールにとっての問題となりますが、デバイスのサイズが小さくなるとコーナー・モデルの精度が劣化してしまう点も問題です。

設計で1回のシミュレーションで数千のコーナーに対応する必要がある場合、簡単なブロックの設計にも多くの時間を要することになります。
また、回路パラメーターの性能分布の実際の限界を予想するために、プロセス・コーナーはどのようにしたら改善できるかという点も自問してみる必要があります。

システムソリューション部
Art Schaldenbrand

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