ケイデンスの熱解析ソリューション ~PowerDCによるパッケージ・PCBレベル伝熱解析と協調解析~

概要

読者の皆様の中には、「ケイデンスにはシステムレベルの熱解析ソリューションがない」と思われている方も多いのではないかと思います。確かに、熱流体解析に関連したソリューションはありませんが、実は、短時間で発熱を見積もるための伝熱解析ソリューションやこれと組み合わせたチップ-パッケージ-PCBの協調熱解析ソリューションは存在します。今回は主に、パッケージレベルの伝熱解析と協調解析機能についてご紹介いたします。

PowerDC™による伝熱解析

Sigrity™ のPowerDCは、Static IRドロップ解析に加え、パッケージ/PCBレベルの熱伝導解析を行うことができます。熱源としては、チップの発熱量を定義し、周辺の材料の熱伝導率と表面の熱伝達係数から、熱移送経路である熱流束を求め、温度勾配を算出します。
熱移送経路は、パッケージ内の配線密度が大きく影響します。PowerDCでは、パッケージ内の配線を1つずつ厳密に有限要素モデルに展開する方法(QFP/QFN等のパッケージに有効)と、あらかじめメッシュ分割した1つ1つの要素に対して誘電体と導体の比率から等価熱伝導率を算出する方法(BGA等のパッケージに有効)から選択することができます。

ジュールヒーティングを考慮した伝熱解析

PowerDCは元々Static IRドロップ解析機能を持つことから、IRドロップ解析により求めた電流値と抵抗によって発生するジュールヒーティングを考慮した熱解析を行うこともできます。この場合、チップの発熱量ではなく、チップが要求する電流を設定し、BGAへの電流経路を求めます。その結果電流経路により発生するジュールヒーティングを考慮して熱解析を行うことが可能になります。
この際、伝送経路の抵抗値は温度によってダイナミックに変化することとなります。PowerDCでは、メッシュごとの温度により抵抗を算出します。抵抗が増大することによりジュールヒーティングも増大する…といった電気と熱のループを内部的に解くことにより、収束計算を行い、ジュールヒーティングを考慮した熱解析を行っています。

パッケージの熱抵抗算出とシステム解析向けインターフェイス

パッケージの熱特性を見積もる上で、熱抵抗の算出は必須です。PowerDCでは、Junction-to-Ambient(θja), Junction-to-Board(θjb), Junction-to-case(θjc)の各熱抵抗値を出力することが可能です。また、JESD51-31規格に準拠したMCPの熱抵抗抽出も可能で、個別の熱抵抗値と相互成分の算出も可能となります。
さらに、JESD15-4に準拠したDelphi Compact Thermal Modelの抽出も可能です。Delphiモデルは、従来は単一の抵抗でしか表現できなかった熱抵抗を図7に示すように、その放熱経路ごとにモデリングができるようになります。これにより、熱流体解析やシステムレベルの熱解析を行う際、より高精度なパッケージのモデリングが可能となります。
PowerDCでは、パッケージのみではなく、PCBレベルでの伝熱解析も可能です。この際、ユーザが求める解析精度に応じて、PCBに実装するパッケージの形態を複数から選択可能です。

後者になるほど解析精度は高くなります。また、各パッケージに対してヒートシンクも付けることができ、色々な実装形態を想定したWhat if解析にも応用可能です。

チップ-パッケージ-PCB協調熱解析

近年特にチップの高密度化と実装形態の低価格化、さらにはスタックチップをはじめとする新たな実装形態により、チップとパッケージの協調した熱解析が必須となりつつあります。特に、スタックチップにおいて、下部チップが高消費電力であるために、上部チップが熱せられ、リーク電力が増大し、フェイルしてしまうケースが増えています。この問題は、チップ単体による熱解析だけでは解決することができず、また、パッケージ上でスタックチップを定義するだけでも解決することはできません。チップ内のIRドロップ解析システムと、パッケージ/PCB向けの熱解析ツールが密に連携して初めて正しい解を得ることができます。
ケイデンスでは、Voltus™により、チップ内のIRドロップ解析を行います。通常Voltus上の温度はチップ内で均一になっていることが前提となりますが、PowerDCと連携させることで、チップ内の温度ばらつきを持たせたIRドロップ解析が可能になります。これにより、局所的なリーク電力の増大や、チップ間の熱的な干渉を考慮したEM解析等が可能となります。
図9はスタックチップパッケージの熱解析の例です。ここで、図中右側のA部に着目します。ここは、TSVによって下部チップと上部チップを接続したSoCですが、図10のように、下部チップの方が4Wで左上に電力が集中しているのに対して、上部チップは2.1Wで下部に電力が集中しています。その結果、下部チップの発熱は、TSVを介して上部チップに伝わり、上部チップの左上が熱せられることになります。
PowerDCでは、Voltusから出力したパワーマップを取り込み、熱解析を行うことができます。また、その熱解析の結果をチップ内温度マップとして出力することも可能です。このファイルをVoltusに読み込むことにより、エリアごとの温度設定が可能になり、局所的なリーク増大の計算も可能になります。

まとめ

本稿では、ケイデンスのPowerDCによる伝熱解析機能を使用した、パッケージの熱解析を中心とし、システムレベル解析への展開や、チップ-パッケージ-PCBで協調した熱解析フローのご紹介を致しました。
チップ,パッケージ,PCBのトータルな環境をご提供可能なケイデンスならではの熱解析ソリューションにより、設計初期段階における各種熱対策問題解決のお手伝いをいたします。

フィールドエンジニアリング&サービス本部
人見 忠明

Page Top