ケイデンスのGenus Synthesis Solution登場! ~RTL設計の新時代創世を告げるケイデンスの新しい論理・物理合成ツール~

ケイデンスは、ご好評を頂いていたEncounter® RTL Compilerの後継機種である新しいRTL合成プロダクトGenus™ Synthesis Solutionを発表致しました。
このコーナーでは、より複雑化、大規模化する昨今のSoC設計において、ますます厳しくなる性能目標と設計スケジュールの死守という、相反する要求に対し、ベスト・バランスを提供するGenus Synthesis SolutionのKeypointをご紹介します。

Genus Synthesis Solutionとは?

図1:Genusの4つの要素技術図1:Genusの4つの要素技術画像をクリックすると拡大表示されます

今回、満を持して登場したGenus Synthesis Solutionは、RTL設計時に最高の生産性を実現し、最終インプリメンテーションにおいて最高のQoRをもたらすソリューションです。論理/物理合成のTATを最短で1/5まで短縮し1,000万インスタンスを超える超大規模回路にもリニアに対応、さらに新しく導入されたフィジカル情報を考慮したコンテキスト生成機能や、Innovus™ Implementation Systemとの各種エンジン共用により、設計イタレーションを大幅に削減させることが可能です。これら強力な機能の組み合わせにより、RTL設計の生産性を最大で10倍向上することができ、また、新しく搭載したアーキテクチャー・レベルのPPA最適化エンジンにより、パフォーマンスに影響を与えず、データパスのエリアを最大で20%縮小します。

TATを大幅に加速し、設計イタレーションを最小化するテクノロジー

<大規模分散型並列処理アーキテクチャー>

Genus Synthesis Solutionは、今回新たに大規模分散型並列処理アーキテクチャーを搭載し、複数マシンの複数CPUに分散して効率よく論理/物理合成を実行する事が可能となりました。秘訣は新開発した“タイミングドリブン・パーティショニング・アルゴリズム"です。ケイデンス独自のこのアルゴリズムは、デザインの階層を透過的にスライスし、100Kインスタンスを超えるPartition/Blockレベル、10kインスタンス以下の機能Blockレベル、また、極小の論理レベルの各々のデータレベルを、設定した各マシン/CPUに最適化プロセスを適切に分散する高度な機能を持っています。これにより、合成のTATを最短で1/5に短縮*1し1000万インスタンスを超える大規模回路にリニアに対応します。

*1:RTL-Compiler14.1との比較。図3の5M-instance/28nmプロセスでの例。

図2:大規模分散型並列処理図2:大規模分散型並列処理画像をクリックすると拡大表示されます

図3:TAT削減事例図3:TAT削減事例画像をクリックすると拡大表示されます

<フィジカル情報を考慮したコンテキスト生成>

図4:コンテキスト(クリップ)図4:コンテキスト(クリップ)画像をクリックすると拡大表示されます

Genus Synthesis Solutionでは、上位階層(チップ、パーティション、及びブロックレベル)合成時にシンプルなTclコマンドを使用して、デザイン中の任意のユニットレベル(サブセット)のタイミングおよびフィジカルコンテキストの"クリップ(切り取り)"が可能です。(図4参照:ブロック中の各ユニットは赤・青・緑で示されます。)この“クリップ”は、正確な入力/出力タイミンググラフやフィジカル情報を含んでおり、これらの"クリップ"を利用することにより、タイミング、フロアプラン、配置を十分に考慮した下位階層(ユニットレベル)のRTL合成が実行可能であり、さらに上位階層の合成時にタイミングクロ―ジャを達成するための、下位階層(ユニットレベル)とのイタレーションを半減させる事ができます。

<Innovus(配置配線)との高い相関性を実現>

図5:Genus-Innovusの高い相関性図5:Genus-Innovusの高い相関性画像をクリックすると拡大表示されます

Genus Synthesis Solutionは、GigaPlaceエンジン、遅延計算、寄生抽出、及びタイミング・ドリブンのグローバル配線をはじめとするエンジンをInnovus Implementation Systemと共用しており、これら統合されたツール間のタイミングと配線長の差分は5%以内と、とても高い相関性を誇ります。

<共通のユーザーインターフェイス>

図6:共通のユーザーインターフェイス図6:共通のユーザーインターフェイス画像をクリックすると拡大表示されます

Genus Synthesis Solutionは、Innovus Implementation SystemやTempus™ Timing Signoff Solutionと共通した、新しいユーザーインターフェイスを搭載していますので、デジタル設計フローの統合環境が構築可能です。新しいユーザーインターフェイスには、共通環境に統合したデータベースアクセス、MMMCタイミングコンフィグレーションおよびレポート、低消費電力デザインの初期設定といった機能が含まれます。

アーキテクチャー・レベルのPPA最適化

図7:PPAの最適化図7:PPAの最適化画像をクリックすると拡大表示されます

従来のRTL-Compilerは、各データパスを最適化するGlobal mapping機能を持っていました。Genus Synthesis Solutionでは、この概念をもう一歩拡大し、Word-Levelのデータパス・アーキテクチャー最適化が可能です。独自開発の新アルゴリズムを搭載し、モジュール階層の構成が物理階層か論理階層なのかに関わらず、デザイン中のクリティカルなデータパスを特定することができ、これらの各階層範囲において、Genusは考えうる複数のマイクロアーキテクチャーと、異なるPPA (Power, Performance Area) のトレードオフを同時に考慮します。そして、全てのデータパス範囲を超えた解析モデルを構築し解決することにより、局所的な最適解ではなく、よりスマートなマイクロアーキテクチャーを選択し、デザイン全体のベストなPPAを策定し実現します。このテクノロジーにより、パフォーマンスには影響を与えず、データパスエリアを最大で20%縮小可能です。

終わりに

ケイデンスのデジタルIC設計/サインオフ・プロダクトは、一昨年のTempus Timing Signoff Solutionを手始めに、昨年にはVoltus™ IC Power Integrity SolutionQuantus™ QRC Extraction Solutionといった新しいサインオフ・プロダクトを、今年3月には、中核となる次世代インプリメンテーションプロダクトInnovus Implementation Systemを発表しています。今回のGenus Synthesis Solution登場により、論理/物理合成からインプリメンテーション、サインオフ・プロダクトを合わせ、益々進化した統合設計環境は、RTL設計時に最高の生産性を実現し最終インプリメンテーションにおいて最高のQoR (quality of results) をもたらすという、とてもシンプルかつ困難な課題を解決に導くソリューションを提供します。

尚、7/17(金)に開催致しますCDNLive Japan 2015におきまして、Genus Synthesis Solutionのさらなる詳細情報や適用事例をご紹介するセッションを準備して、皆様のご来場をお待ちしております。

テクノロジーセールスリード/デジタル&サインオフ
丹生 孝征

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