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手間のかかるECO処理をより自動化し、設計効率を大きく改善!

選択と集中

2013年は、日本半導体業界にとって大きな改革と実行を推進する年であり、生き残りを賭けて改革を実行するための、いわば逆襲に向けたシナリオのキーワードとして、『選択と集中』があげられます。

・強みを発揮できるアプリケーションに特化
  • 車載、パワーマネージメント、イメージセンサ、ワイヤレス製品、スマートフォン、インフラ向け高速通信、医療等、半導体各社の強みを活かした製品展開に生産資源を集中
・ファブレス・ファブライト化
  • アプリケーション選択に伴い、各アプリケーションに特化したターゲット・プロセスの選定が進んでおり、その潮流の中でもう一つの『選択と集中』であるファブレス・ファブライト化が更に加速しています。先端プロセスの採用による投資対効果を考慮し、どのプロセス世代を使うか?の議論がなされる中で、28nmプロセスは既にボリュームゾーンとしての位置づけを確立し、世界のファウンドリ・ユーザ各社がマスプロダクションとして採用を進めています。
図1: 28nmプロセス採用のアドバンテージ
図1: 28nmプロセス採用のアドバンテージ

一方、28nmプロセスの採用は、設計サイドにとって新しい設計要求事項が求められる事になります。タイミング考慮設計に要求される設計フローを構築する必要性や、DFMを考慮した設計手法の採用が報告されており、ここでも設計ツールの『選択』を行い、フロー構築に開発リソースを『集中』させる必要があります。
設計ツールを選択し、フロー構築を行う際に新しい設計要求事項を満たし、尚かつ、タイミング考慮設計で設計期間の短縮を両立させる最善の手法として、ケイデンスのソリューションは、3つの大きな特徴を持っています。
ここでは、それらの特徴ゆえに、ケイデンスのソリューションが多くの設計現場に選ばれる理由をご紹介します。


選ばれる理由その1:タイミング考慮設計の鍵は統合されたメタルフィル・ソリューション

タイミング考慮設計フロー構築は、プロセス世代に関わらず非常に重要な課題であり、既に対応する設計フローが採用されていると思いますが、残念ながらそのフローのままでは28nmプロセス世代では大きな問題にぶつかるかもしれません。 ではその大きな問題とはいったいどんな問題でしょうか? 28nmプロセス世代では、従来のプロセス世代と比較し、タイミング収束により長い時間かかる事が報告されており、タイミング考慮設計フローの再構築の必要性が問われています。 では、何故タイミング収束に必要な時間が激増したのでしょうか? その答えは28nmプロセス世代のメタルフィルにあります。

図2:28nmプロセスはメタルフィルが大幅に増加

図3:メタルフィルが引き起こすタイミングへの悪影響

図2、3の例では、40nmプロセスと比較して28nmプロセスでは平坦性を維持する為に必要なルール(メタル密度ルール)が厳しい為、メタルフィルがタイミング収束性に与える影響が顕著です。さらに、従来の設計フローのままでは、タイミング収束に必要なイタレーションは10~15回かかってしまう事が報告されており、一回のメタルフィルに要する時間も増加することからタイミング収束に必要な時間は、これまでと比較して数倍時間がかる事が報告されています。設計期間が長くなる事は、コストの増加とtime to marketの観点から機会損失の増加を引き起こし、せっかく選択した28nmプロセスのメリットを享受できなくなります。このままでは28nmプロセスを選択した逆襲のシナリオが成り立ちません。
そこで設計期間を短縮する新しいタイミング収束を考慮したメタルフィル・フローが必須になるわけです。そしてその新しいタイミング収束を考慮したメタルフィル・フローを提供できるのが、ケイデンスの新しいフローです。新しいフローに要求されるポイントは、

1. 配置・配線環境とメタルフィル・寄生抽出の環境が統合されている事
2. メタルフィルの時間・寄生抽出の時間が大幅に削減出来る事
3. タイミングECOが高速に出来る事
等があげられます。

図4:タイミング収束を考慮した新しいメタルフィル・フロー
図4:タイミング収束を考慮した新しいメタルフィル・フロー

図4に示すタイミング収束を考慮した新しいメタルフィル・フローは、これらの要求を満たしたフローです。
このフローでは、要求されるポイントに下記のように対応しています。

  1. Encounter® Digital Implementation(EDI) Systemの環境に統合されたCadence® QRC Extraction(QRC)の機能であるVMF(Virtual Metal Fill)を利用し、メタルフィルの影響を仮想的に考慮した配置配線を行い、ファースト・パスでの抽出精度の向上により、ECOの削減に寄与します。
  2. Physical Verification System(PVS)によるサインオフ・レベルのメタルフィル、QRCで寄生抽出がフローとして統合されている事に加え、ECOの際に変更があった部分のみにインクリメンタル・メタルフィル、インクリメンタル寄生抽出を行うことで、メタルフィルと寄生抽出時間の大幅な削減を実現します。
  3. Tempus™ Timing Signoff SolutionおよびEncounter Timing System(ETS)の圧倒的なパフォーマンスと効果的なタイミングECO機能により、タイミング解析時間とイタレーション回数の劇的な削減を実現します。


この新しいフローにより、従来のフローと比較して50%以上のタイミング収束時間の削減が期待できます。

図5: ケイデンスの提案する新しいメタルフィル・フローでTAT削減
図5: ケイデンスの提案する新しいメタルフィル・フローでTAT削減   
  * 参考資料:タイミングを考慮した新しいメタル・フィルフロー概要 
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選ばれる理由その2:ファウンドリ設計では既存サインオフ・ツールの枠に捉われない正しい『選択』が必要

28nmプロセスを選択することで、新しいタイミング考慮設計フロー構築が必要である事を説明しましたが、これまで採用していた従来の設計フローからの変更に躊躇されているかもしれません。特にサインオフ・ツールに関しては、どうしてもこれまでの自社プロセスでの経験や実績が気になってしまい、いくら精度が良く圧倒的なパフォーマンスを示すツールがあっても置き換えのハードルが高かったと言わざるを得ませんでした。しかし、もうその心配にはおよびません。大手ファウンドリのプロセスでは、既にケイデンスの各ツールはいち早く各社の認定を受けており、様々なテープアウト実績(事例)によって多くのユーザーにより実証されています。
ファウンドリを使った設計フロー構築に関しては、これまでの自社プロセス向け設計フロー構築と比較して、一気にそのハードルを越えて新しい設計フロー構築を推進していく事が可能です。前述したように、28nmプロセス世代の前後で設計フローが大きく異なる性質上、逆襲のシナリオを実現する為にもこれまでの枠に捉われず、設計にとってベストなツール選択とフロー構築を行う事が非常に重要です。
サインオフ・ツールは今まさに新しい世代交代の時期に差しかかっており、今後Tempus Timing Signoff  Solutionを始めとする新世代のサインオフ・ツールがリリース予定です。
ケイデンスを選択することで、フローの優位性だけではなく、各ツールの圧倒的なパフォーマンス向上が設計期間短縮に寄与します。既存プロセスの設計環境と同じサインオフ・ツールを使い続けるメリットよりも、28nmプロセス世代以降では、本当に必要なツールを使用し設計フローの構築を行うことが大きなメリットに繋がるからこそ、ケイデンスのソリューションが選ばれるのです。

選ばれる理由その3:28nmプロセス世代以降=DFMソリューションが必須

DFM(Design For Manufacturability)に関しては、65nmプロセス世代よりその必要性がクローズアップされており、プロセス世代が進むに連れてその重要性が増して来ました。
しかし、28nmプロセス世代以前のDFMの位置づけは、Recommended、即ち推奨として捉えられるケースも多くあり、DFMの重要性を理解しながらも必須ではない為、歩留まり向上と面積削減の議論へ踏み込む事に目をつぶっていた部分もあるのではないでしょうか。
そしてついに28nmプロセス世代以降のDFMの位置づけは、RecommendedからMandatoryになりました。(図6参照)すなわち、28nmプロセス世代ではDFMは必須の技術であり、設計フローのなかでサインオフの位置づけになっています。

図6:FoundryのDFMの位置づけ(例)
図6:FoundryのDFMの位置づけ(例)

28nmプロセス世代を選択=DFMツールの選択が必須であり、DFM製品の選択は設計フロー構築のなかで非常に大きなウェイトを占める事を意味しています。
ケイデンスのDFM製品群は、各ファウンドリで認定され多くの顧客事例を有しています。圧倒的なパフォーマンスを誇るケイデンスのDFM 製品群がフロー構築の選択肢の最有力候補としてあげられる事は言うまでもありません。
また、LPC(Litho Process Check)、CMP(Chemical Mechanical Polishing)と言ったこれまでのDFMチェックに加えて、28nmプロセス世代以降で考慮すべきLDE(Layout Dependent Effect)(図7参照)や20nmプロセス世代で必要になるDPT(Double Pattern Technology)(図8参照)に関してもいち早く導入実績が報告されており、次世代プロセスへの導入も視野にいれてツール選択することができます。

図7: LDE(Layout Dependent Effect)
図7:LDE(Layout Dependent Effect)
図8:DPT (Double Patterning Technology)
図8:DPT (Double Patterning Technology)

まとめ

日本半導体の逆襲のシナリオを鑑みた場合、ファウンドリを使う為の設計環境をいかに効果的に構築するかが大きな鍵となります。欧米諸国は、日本と比較してファウンドリを使ったフロー構築には一日の長があると言え、彼らは過去の枠に捉われずに非常に効果的なツール選択と設計フロー構築を行っています。日本の設計力を活かしてファウンドリの先端プロセスを有効利用する為に、是非ケイデンスのデザインフローを『選択』してください。正しい『選択』を行い、新しい製品開発に『集中』出来るように万全のサポートを提供します。
テクニカルフィールドオペレーション本部
高橋 克己