Length : 3 day (s)
Course Description
受講日数：3日間コース
価格：お一人様 135,000 円 (消費税別、お二人様以上にてお申込み下さい)
※開催日程、開催場所に関しましてのご相談、お問合せはjapan_esg@cadence.comまで
お問合せ下さい
概要：SystemVerilog (SV)言語を使用した実数モデリング(RNM; Real Number Modeling)に焦点を当て、デジタル・ドメインとアナログ・ドメインから高性能なデジタル中心のミックスド・シグナル検証の手法を習得します。
注意：講義と実習は英語のテキストを使用し、講師が日本語で説明します。
Learning Objectives
コースカリキュラム：
- Introduction to Real Modeling
- SV-RNM Basics
- SV Real Modeling Techniques
- Advanced SV-RNM Techniques
- Modeling Electrical Circuits Using Cadence EE_pkg
- SV-RNM Capabilities and Interactions
- SV-RNM Debug and Performance Improvement
- SV-RNM in the Virtuoso Environment (Optional)
受講対象者：
- UNIX / LINUXの基礎知識をお持ちの方
- vi エディタを使用できる方
- Spectre/APSを使ってアナログ回路設計をされている設計者、或いはアナログモデリング担当者
- Analog Design Environment (ADE)の基本操作ができる方
- Analog Modeling with Verilog-Aコースを受講、或いは同等レベルのVerilog-Aスキルをお持ちの方
- Verilog-AMS Modeling, AMS Designer Basicコースを受講、或いは同等レベルのVerilog-AMSスキルをお持ちの方
Software Used in This Course
- Virtuoso Design Environment
- Virtuoso Schematic Editor
- Virtuoso ADE L
- Spectre/APS/AMS Designer
- Virtuoso Visualization and Analysis XL (ViVA)
Software Release(s)
- Xcelium 19.x
- Spectre 19.1
- IC 6.1.x
Modules in this Course
Audience
受講対象者：
- UNIX / LINUXの基礎知識をお持ちの方
- vi エディタを使用できる方
- Spectre/APSを使ってアナログ回路設計をされている設計者、或いはアナログモデリング担当者
- Analog Design Environment (ADE)の基本操作ができる方
- Analog Modeling with Verilog-Aコースを受講、或いは同等レベルのVerilog-Aスキルをお持ちの方
- Verilog-AMS Modeling, AMS Designer Basicコースを受講、或いは同等レベルのVerilog-AMSスキルをお持ちの方
Prerequisites
You must have experience with or knowledge of the following:
- Custom IC design
- Windows, Linux
Related Courses
- Verilog-AMS Modeling, AMS Designer Basic
- Analog Modeling with Verilog-A
- Virtuoso ADE Explorer
- Spectre
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