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デジタル設計/サインオフ

ケイデンスのデジタル設計/サインオフ検証ソリューションは、早期のデザイン・クロージャーと予測性の高い設計フローを実現し、パワー、パフォーマンス、エリア(PPA)の目標を達成します。

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カスタムIC/アナログ/RF設計

ケイデンスのカスタム、アナログおよびRF設計ソリューションは、ブロック・レベルおよびミックスシグナルデザインのシミュレーションから自動配線、ライブラリ・キャラクタライゼーションまで、多くのタスクを自動化することで設計TATを短縮できます。

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システム設計/検証

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ICパッケージ

ケイデンスのICパッケージ設計製品は、先進パッケージング、システムのプランニング、相互互換なマルチファブリック設計をサポートし、自動化による効率化と高精度な設計を実現します。

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システム解析

ケイデンスのシステム解析ソリューションは、高精度な電磁界ソルバーおよびシミュレーション技術を提供し、システムが広範囲な動作条件下で動作することを検証します。

  • See how to improve electrical-thermal co-simulation with the Celsius™ Thermal Solver Watch Now
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組み込みソフトウェア

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ケイデンスのPCB設計ソリューションは、コンポーネント設計とシステムレベルシミュレーションの統合によりコンストレイント・ドリブンな設計フローを提供し、より短時間で予測可能な設計サイクルを実現します。

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System VIP

SoC verification automation enabling up to 10X gain in efficiency

WATCH VIDEO ​Addressing System Level Coherency
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Improve SoC-Level Verification Efficiency by Up to 10X

Smart Verification Technology and Solutions

Nick Heaton gives an introduction to System VIP

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    • Palladium Z1 Enterprise Emulation Platform
    • Protium X1 Enterprise Prototyping Platform
    • Protium S1 FPGA-Based Prototyping Platform
    • Xcelium Logic Simulation
    • Verification IP (VIP) Catalog
    • Perspec System Verifier
    • Accelerated VIP
  • System VIP

    • System Testbench Generator
    • System Traffic Libraries
    • System Performance Analyzer
    • System Verification Scoreboard

Key Benefits

  • Up to 10X gain in chip-level verification efficiency
  • Automatically generates chip-level testbenches for complex Arm, x86, and RISC-V based SoCs
  • Jump-starts SoC testing with rich libraries of tests for SoC coherency, performance bottleneck identification and more
  • Automated SoC level analysis, checking and reporting
  • Portable across simulation, emulation, and prototyping verification engines

As SoC design complexity continues to increase, verification of the fully assembled chip with all its IP components, buses, and interfaces has become the critical path to tape out. Chip-level testbench creation, bus traffic generation, bus performance bottleneck identification, and data and cache coherency verification all lack automation. The effort required to complete these tasks is error prone and time consuming. Missed performance bottlenecks can expose architectural-level oversights late in the project and covering all corner cases for cache coherency across multiple parallel compute engines can take months.

Cadence® System-Level Verification IP (System VIP) takes Cadence’s market leadership in IP-level verification automation and brings it to the chip level. It consists of a suite of tools and libraries, each working seamlessly with Cadence’s simulation, emulation, and prototyping engines.

Cadence System VIP includes:

  • System Testbench Generator allows users to describe their testbench topology through IP-XACT or CSV and automatically generate a ready-to-use UVM SystemVerilog testbench for simulation or C testbench for emulation. 
  • System Traffic Library provides users with rich portable stimulus tests for common SoC domains including coherency, performance, PCIe, and NVMe subsystems, which run seamlessly in simulation, emulation, and final silicon. These libraries are integrated with Cadence VIP and Accelerated VIP (AVIP) for fast bring-up.
  • System Performance Analyzer offers comprehensive performance analysis for memory subsystems, bus interconnects, and peripherals.  
  • System Verification Scoreboard provides data and cache-coherency checkers, which allow users to check data consistency across the system, supporting both simulation and emulation flows. The automated scoreboard supports coherent interconnects, memories, and peripherals, and is integrated with Cadence VIP and AVIP.

Using System VIP, Cadence customers creating hyperscale, automotive, mobile, and consumer SoCs can automate chip-level verification and improve efficiency by ten times over existing homegrown methodologies.

News ReleasesVIEW ALL
  • ケイデンス、新しいSystem VIPソリューションにより 検証IPをチップレベルに拡張 10/14/2020

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Customers

“We’ve reduced some of the complex SoC verification challenges, especially around IO peripherals. By using Cadence System Traffic Libraries and System Performance Analyzers, Arm was able to automate complex test generation processes, enabling a quicker PCIe integration verification and performance analysis.”

Tran Nguyen, director of Design Services at Arm.

Resource Library

Video (5)

  • Accelerating SoC Verification Throughput with System VIP
  • Improve SoC-Level Verification Efficiency by Up to 10X with System VIP
  • Smart Verification Technology and Solutions
  • Cadence Delivers Verification Throughput
  • Introduction to System VIP

Press Releases (1)

  • ケイデンス、新しいSystem VIPソリューションにより 検証IPをチップレベルに拡張

White Paper (2)

  • Addressing the Challenge of Verifying System-Level Performance
  • System-Level Coherency Verification Challenges
VIEW ALL

A Great Place to Do Great Work!

Sixth year on the FORTUNE 100 list

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