System VIP

主要な利点

• チップレベルの検証効率を最大で10倍向上
• Arm、X86、RISC-Vベースの複雑なSoC (system-on-chip)のチップレベルのテストベンチの自動生成
• キャッシュコヒーレンシやシステムパフォーマンスのボトルネック等のテストのためのライブラリ提供によるSoCテストの早期立ち上げ
• SoCレベルの解析、チェック、レポートの自動化
• 包括的なDRAM検証ソリューションにより、LPDDR5x、DDR5、HMB3、GDDR6など最新プロトコルに対応するメモリコントローラ、PHY、デバイスのIPレベル、SoCレベルの複雑な検証を高速化
• シミュレーション、エミュレーション、ブロトタイピング間でのテスト環境の共有

SoC設計の複雑さがますます高まり、IP、バス、インタフェースを含むチップ全体の検証がテープアウトにおけるクリティカルパスになってきています。チップレベルのテストベンチの構築、バストラフィックの生成、システムパフォーマンスのボトルネック特定、データおよびキャッシュコヒーレンシなどの全ての検証は残念ながら自動化が進んでいないのが現状です。これらの作業では誤りを組み込みやすく、かつ、時間がかかります。パフォーマンス・ボトルネックの特定漏れはプロジェクト後期におけるアーキテクチャレベルの問題として現われることになり、複数の並列エンジンにおけるキャッシュコヒーレンシを確認するコーナーケースの網羅には数ヶ月かかることが普通です。

Cadence® System-Level Verification IP (System VIP) は、IPレベルの検証自動化に関するケイデンスの市場におけるリーダシップを強化し、チップレベル検証にまで拡張するものです。それは以下の４種のツール/ライブラリの統合環境であり、ケイデンスのシミュレーション、エミュレーション、プロトタイピングの各エンジンでシームレスに使用することが可能です。

Cadence System VIPには以下が含まれます:

• System Testbench Generator ：IP-XACT やCSVを用いてテストベンチを記述することで、シミュレーション向けUVM SystemVerilogテストベンチやエミュレーション向けCテストベンチを自動生成します。
• System Traffic Library ：シミュレーション、エミュレーションおよび実機で使用可能な、コヒーレンシ、パフォーマンス、PCI Express® (PCIe®) 、NVMeサブシステムなどのSystem VIPのテストベンチに組み込むために予め準備された豊富なテストポートフォリオを提供します。これらのライブラリは、ケイデンスのVIPおよび Accelerated VIP (AVIP)との接続が可能です。
• System Performance Analyzer ：メモリーサブシステム、バス・インターコネクト、ペリフェラルの包括的なパフォーマンス解析環境を提供します。
• System Verification Scoreboard ：シミュレーションおよびエミュレーションの両フローで使用可能な、システム全体でのデータのコンシステンシをチェックできるデータおよびキャッシュコヒーレンシ・チェッカーを提供します。この自動化されたスコアボードは、コヒーレントインターコネクト、メモリ、ペリフェラルに対応し、ケイデンスのVIPおよび Accelerated VIP (AVIP)との接続が可能です。

Cadence System VIPを使用することにより、オートモーティブ、モバイル、コンシューマー向け超大規模チップを開発するお客様はチップレベルの検証を自動化することが可能となり、検証効率を従来比で最大で10倍向上できます。