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    • デジタル設計/サインオフ
      デジタル設計/サインオフ 概要

      Cadence® digital design and signoff solutions provide a fast path to design closure and better predictability, helping you meet your power, performance, and area (PPA) targets.

      Full-Flow Digital Solution Related Products A-Z

      製品カテゴリー
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        • ソリューション/フロー
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        • ソリューション/フロー
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      • Low Power検証
        • ソリューション/フロー
        • Conformal Low Power
      • 高位/論理合成
        • ソリューション/フロー
        • Stratus High-Level Synthesis
        • Genus Synthesis Solution
        • Virtuoso Digital Implementation
      • パワー解析
        • ソリューション/フロー
        • Joules RTL Power Solution
      • SDC and CDC Signoff
        • ソリューション/フロー
        • Conformal Litmus
        • Conformal Constraint Designer
      • シリコン・サインオフ/検証
        • ソリューション/フロー
        • Pegasus Verification System
        • Quantus Extraction Solution
        • Tempus Timing Signoff Solution
        • Assura Physical Verification
        • Physical Verification System
        • CMP Predictor
        • MaskCompose Reticle and Wafer Synthesis
        • QuickView Signoff Data Analysis
        • LDE Electrical Analyzer
        • Process Proximity
        • Pattern Analysis
        • Litho Physical Analyzer
        • Voltus IC Power Integrity Solution
        • Voltus-Fi Custom Power Integrity Solution
      • Library Characterization
        • ソリューション/フロー
        • Liberate Trio Characterization Suite
        • Liberate MX Memory Characterization
        • Liberate AMS Mixed-Signal Characterization
        • Liberate LV Library Validation Solution
        • Liberate Characterization Solution
        • Liberate Variety Statistical Characterization
      • テスト
        • ソリューション/フロー
        • Modus DFT Software Solution
      • ソリューション/フロー
        • ソリューション/フロー
        • 3D-IC設計ソリューション
        • Advanced Node設計ソリューション
        • Armベース設計向け検証ソリューション
        • Library Characterization Flow
        • Low Power設計ソリューション
        • ミックスシグナル設計ソリューション
    • カスタムIC/アナログ/RF設計
      カスタムIC/アナログ/RF設計概要

      Cadence® custom, analog, and RF design solutions can help you save time by automating many routine tasks, from block-level and mixed-signal simulation to routing and library characterization.

      概要 Related Products A-Z

      製品カテゴリー
      • 回路設計
        • Flows/Tools
        • What's New in Virtuoso
        • Virtuoso Schematic Editor
        • Virtuoso ADE Product Suite
      • 回路シミュレーション
        • Flows/Tools
        • Spectre Simulation Platform
        • Spectre X Simulator
        • Spectre eXtensive Partitioning Simulator
        • Spectre RF Option
        • Spectre AMS Designer
      • ライブラリ・キャラクタライゼーション
        • Flows/Tools
        • Liberate Trio Characterization Suite
        • Virtuoso Liberate MX Memory Characterization Solution
        • Virtuoso Liberate AMS Mixed-Signal Characterization Solution
        • Liberate Variety Statistical Characterization
        • Liberate Characterization Solution
        • Liberate LV Library Validation Solution
      • レイアウト設計
        • Flows/Tools
        • What's New in Virtuoso
        • Virtuoso Layout Suite
      • レイアウト検証
        • Flows/Tools
        • Virtuoso DFM
        • Physical Verification System
        • Virtuoso Integrated Physical Verification System
      • ソリューション/フロー
        • Flows/Tools
        • Electrically Aware Designソリューション
        • Advanced Node設計ソリューション
        • Virtuoso RF Solution
        • Virtuoso System Design Platform
        • Legato Memory Solution
        • Legato Reliability Solution
        • 5G Systems and Subsystems
    • システム設計/検証
      システム設計/検証 概要

      Cadence® system design and verification solutions, integrated under our Verification Suite, provide the simulation, acceleration, emulation, and management capabilities.

      Verification Suite Related Products A-Z

      製品カテゴリー
      • デバッグ解析
        • Flows/Tools
        • Indago Debug Platform
        • Indago Debug Analyzer App
        • Indago Embedded Software Debug App
        • Indago Protocol Debug App
        • SimVision Debug
      • ハードウェア・エミュレーション
        • Flows/Tools
        • Palladium Z1 Enterprise Emulation System
        • Palladium XP Series
        • Palladium Dynamic Power Analysis
        • Palladium Hybrid
        • SpeedBridge Adapters
        • VirtualBridge Adapters
        • Emulation Development Kit
        • Virtual JTAG Debug Interface
        • Accelerated VIP
        • QuickCycles Services
      • フォーマル/スタティック検証
        • Flows/Tools
        • JasperGold Formal Verification Platform (Apps)
        • Assertion-Based Verification IP
      • FPGAプロトタイピング
        • Flows/Tools
        • Protium S1 Desktop Prototyping Platform
        • Protium X1 Enterprise Prototyping Platform
        • SpeedBridge Adapters
      • 検証プランニング/マネージメント
        • Flows/Tools
        • vManager Metric-Driven Signoff Platform
      • シミュレーション/テストベンチ生成・検証
        • Flows/Tools
        • Xcelium Parallel Simulator
        • Incisive Enterprise Simulator
        • Incisive Functional Safety Simulator
        • Incisive Specman Elite
      • ソフトウェア・ドリブン検証
        • Flows/Tools
        • Perspec System Verifier
        • Indago Embedded Software Debug App
        • Virtual System Platform
      • 検証IP
        • Flows/Tools
        • Accelerated Verification IP
        • Assertion-Based VIP
        • Verification IP (VIP) Catalog
      • ソリューション/フロー
        • Flows/Tools
        • Armベース設計向け検証ソリューション
        • オートモーティブ機能安全ソリューション
        • メトリック・ドリブン検証ソリューション
        • ミックスシグナル検証ソリューション
        • Low Power機能検証ソリューション
    • IP
      IP 概要

      An open IP platform for you to customize your app-driven SoC design.

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      製品カテゴリー
      • Interface IP
        • IP
        • PCI Express IP
        • CCIX IP
        • USB IP
        • SerDes IP
        • Ethernet IP
        • MIPI IP
        • HD Display IP
      • Denali Memory IP
        • IP
        • NAND Flash IP
        • DDR IP
        • HBM2 IP
        • SD / SDIO / eMMC IP
        • Octal and Quad SPI Flash Controller and PHY IP
      • テンシリカ DSP IP (USサイト)
        • IP
        • HiFi DSPs for Audio, Voice, and Speech
        • ConnX DSPs for Radar, Lidar, and Communications
        • Vision DSPs for Imaging, Vision, and AI
        • Fusion DSPs for IoT
        • DNA Processor Family for On-Device AI
        • Tensilica Customizable Processors
        • Tensilica Reference Configuration
      • Analog IP
        • IP
        • Analog IP
      • System / Peripherals IP
        • IP
        • 8051 Microprocessor IP
        • System Bus Peripherals
        • Audio Controllers
      • 検証IP (USサイト)
        • IP
        • Accelerated VIP
        • Assertion-Based VIP
        • Memory Models
        • Simulation VIP
        • Productivity Tools
        • Interconnect Solution
    • ICパッケージ設計/解析
      ICパッケージ設計/解析 概要

      Driving efficiency and accuracy in advanced packaging, system planning, and multi-fabric interoperability, Cadence® package implementation products deliver the automation and accuracy.

      概要 Related Products A-Z

      製品カテゴリー
      • ICパッケージ設計
        • Flows/Tools
        • Allegro Package Designer
        • SiP Digital Architect
      • ICパッケージ向けSI/PI解析ソリューション
        • Flows/Tools
        • Allegro Sigrity SI Base
        • Allegro Sigrity Power-Aware SI Option
        • Allegro Sigrity Serial Link Analysis Option
        • Allegro Sigrity Package Assessment and Extraction Option
        • Allegro Sigrity PI Base
        • Allegro Sigrity PI Signoff and Optimization Option
      • SI/PI解析ツール
        • Flows/Tools
        • Sigrity PowerSI
        • Sigrity PowerDC
        • Sigrity OptimizePI
        • Sigrity System Explorer
        • Sigrity Speed2000
        • Sigrity SystemSI
        • Sigrity Broadband SPICE
        • Sigrity Transistor-to-Behavioral Model Conversion (T2B)
        • Sigrity XtractIM
        • Sigrity XcitePI Extraction
      • IC/パッケージ/ボード協調設計・検証
        • Flows/Tools
        • OrbitIO Interconnect Designer
        • IO-SSO Analysis Suite
      • ソリューション/フロー
        • Flows/Tools
        • Substrate設計ソリューション
        • IC/パッケージ/ボード協調設計ソリューション
        • InFO パッケージ設計ソリューション
        • Sigrityテクノロジー最新情報
        • Virtuosoとの統合設計環境
        • PDN(power delivery network)設計
    • SYSTEM INNOVATION
    • システム解析
      システム解析概要

      Cadence® system analysis solutions provide highly accurate electromagnetic extraction and simulation analysis to ensure your system works under wide-ranging operating conditions.

      Overview Related Products A-Z

      製品カテゴリー
      • Electromagnetic Solutions
        • Tools
        • Clarity 3D Solver
        • Sigrity XcitePI Extraction
        • Sigrity XtractIM
        • Sigrity PoweSI
      • Thermal Solutions
        • Tools
        • Celsius Thermal Solver
      • Flows
    • FPGAプロトタイピング
    • PCB設計/解析
      PCB 設計/解析概要

      Cadence® PCB design solutions enable shorter, more predictable design cycles with greater integration of component design and system-level simulation for a constraint-driven flow.

      概要 Related Products A-Z Service Bureaus

      製品カテゴリー
      • 回路設計
        • Flows/Tools
        • Allegro Design Entry Capture/Capture CIS
        • Allegro Design Publisher
        • Allegro Design Authoring
        • Allegro FPGA System Planner
      • プリント基板レイアウト
        • Flows/Tools
        • Allegro PCB Designer
        • OrCAD PCB Designer(外部サイト)
      • ライブラリ/設計データ管理
        • Flows/Tools
        • Electrical CAD-Mechanical CAD Library Creator
        • Allegro EDM Solution
        • Allegro PCB Librarian
        • Allegro Pulse
      • アナログ/ミックスシグナル・シミュレーション
        • Flows/Tools
        • Allegro PSpice Simulator
        • OrCAD Pspice Designer(外部サイト)
      • PCB設計向けSI/PI解析ソリューション
        • Flows/Tools
        • Allegro Sigrity Serial Link Analysis Option
        • Allegro Sigrity SI Base
        • Allegro Sigrity PI Base
        • Allegro Sigrity Power-Aware SI Option
        • Allegro Sigrity PI Signoff and Optimization Option
      • SI/PI解析ツール
        • Flows/Tools
        • Sigrity PowerSI
        • Sigrity PowerDC
        • Sigrity OptimizePI
        • Sigrity System Explorer
        • Sigrity SystemSI
        • Sigrity Speed2000
        • Sigrity Broadband SPICE
        • Sigrity Transistor-to-Behavioral Model Conversion (T2B)
        • Sigrity PowerSI 3D EM Extraction Option
      • Allegro最新情報
        • Flows/Tools
        • Board Layout
        • Schematic Capture
        • Data Management
      • Sigrity最新情報
        • Flows/Tools
        • Sigrity 2018 Release
        • Sigrity Tech Tips
      • ソリューション/フロー
        • Flows/Tools
        • Multi-Board PCB System Design
        • システム製品開発ソリューション
        • 電気系CAD/機械系CAD 協調設計
        • Allegro Right First-Time Design
        • IO同時スイッチング解析ソリューション
        • 3D System Design Solutions
        • PDN設計ソリューション
        • LPDDR4 ソリューション
        • パワー考慮シグナル・インテグリティ解析ソリューション
        • インターフェース設計向けソリューション
        • Sigrityシリアル信号解析ソリューション
    • PERVASIVE INTELLIGENCE
    • テンシリカ DSP IP (USサイト)
    • 機械学習
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    • クラウド対応
    • 全製品(アルファベット順)
  • ソリューション
    • INDUSTRIES
    • 5Gシステム/サブシステム
    • 航空宇宙/防衛
    • オートモーティブ
    • TECHNOLOGIES
    • 3D-IC設計
    • Advanced Node
    • Armベース・ソリューション
    • クラウド対応
    • FPGA Development
    • Low Power
    • 機械学習
    • ミックスシグナル
    • フォトニクス
  • サービス
    • サービス 概要

      Helping you meet your broader business goals.

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    • トレーニング
    • メソドロジー・サービス
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    • サポート
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    • トレーニング・コース
    • Custom IC / Analog / RF Design
      Training Overview

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      Overview All Courses Asia Pacific EMEANorth America

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      • Circuit Design and Simulation
        • Featured Courses
        • Analog Design Environment - L
        • SKILL Language Programming Fundamentals
        • Spectre Simulations Using Virtuoso ADE
        • Design Checks and Asserts
        • Virtuoso Schematic Editor
        • Mixed-Signal Simulations Using Spectre AMS Designer
        • Spectre eXtensive Partitioning Simulator for Mixed-Signal Designs
        • Additional Courses
      • Infrastructure & Infrastructure v6
        • Featured Courses
        • Analog Design Environment - L
        • SKILL Development of Parameterized Cells
        • SKILL Language Programming Fundamentals
        • Virtuoso Schematic Editor
      • Layout Design and Verification
        • Featured Courses
        • Quantus QRC Transistor-Level Parasitic Extraction
        • Virtuoso Schematic Editor
        • Quantus QRC Extraction Series
        • Using Virtuoso Constraints Effectively
      • Modeling
        • Featured Courses
        • Analog Modeling with Verilog-A
        • Mixed Signal Simulations Using AMS Designer
        • Mixed-Signal IP and Testbench Reuse
        • Virtuoso ADE Explorer Series
      • Physical Design
        • Featured Courses
        • SKILL Language Programming Fundamentals
        • SKILL Development of Parameterized Cells
        • Virtuoso Layout Suite XL/GXL
        • Virtuoso Layout Suite-L
        • Virtuoso Schematic Editor
        • Virtuoso Schematic Editor (VSE) Interface Virtuoso Layout Suite Flow
        • Spectre Accelerated Parallel Simulator
      • Update
        • Featured Courses
        • Virtuoso Layout Suite XL/GXL
      • Variation Aware Design
        • Featured Courses
        • Analog Design Environment-XL/GXL
        • Spectre Simulations Using Virtuoso ADE
        • High-Performance Simulation Using Spectre Simulators
      • Delivery Methods
        • Instructor-Led Training

          Instructor-led training [ILT] are live classes that are offered in our state-of-the-art classrooms at our worldwide training centers, at your site, or as a Virtual classroom.

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        • Online Training

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    • Language and Methodology Courses for Chip and SPB Design
      Training Overview

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      Tools Categories
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      • SystemVerilog and UVM
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        • Verilog Language and Application
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        • Instructor-Led Training

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        • Online Training

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    • Digital IC Design
      Training Overview

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      • Formal Verification
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        • Voltus Power-Grid Analysis and Signoff
      • Delivery Methods
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      • Block and Hierarchical Implementation
      • Synthesis
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        • Genus Synthesis Solution with Stylus Common UI
        • Low-Power Synthesis Flow with Genus Stylus CommonUI
    • IC Package Design and Analysis
      Training Overview

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        • Allegro Package Designer
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        • Allegro Sigrity SI Foundations
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    • System Design and Verification
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        • Incisive Function Coverage
      • Simulation, Testbench and Debug
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        • Incisive Function Coverage
        • Indago Debug Analyzer App
        • Incisive Functional Safety Simulator
        • Incisive Simulation Performance Optimization
        • Low-Power Simulation with IEEE Std 1801 UPF
        • Xcelium Fault Simulator
        • Xcelium Integrated Coverage
      • Verilog and VHDL
        • Featured Courses
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        • Instructor-Led Training

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  • コミュニティ
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  • メトリクス・ドリブン検証のサインオフ

メトリクス・ドリブン検証のサインオフ

検証の予測性、生産性、品質を向上

vManager Metric-Drive Signoff Platform Datasheet

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  • Support and Training

Key Benefits

  • データ収集とレポートの自動化により検証の予測性を向上
  • リグレッションからバグ仕分けや設計デバッグまで最短の所要時間で
  • 明確なサインオフ基準による追跡可能なメトリクスベースの結果による一貫した品質

機能的な検証には、論理的設計の状態変更と、設計が生成する応答の正確性の評価が必要です。検証環境は、指定された入力または制約付きランダム入力の形式でスティミュラスを変動させて設計の状態を変更します。このとき重要なことは終了条件を明確化することです。検証において、サインオフは基準を定義し、開発の進行に応じて基準と対照しながらメトリクスを客観的に測定し、最終的に一致させるプロセスです。

メトリクス・ドリブンのサインオフは、ICの開発で典型的にみられる多くのマイルストーンで使われる設計や検証メトリクスを測定してサインオフするケイデンス®独自のメソドロジ、技術です。マイルストーンとメトリクスは設計の種類や目的のアプリケーションによって異なるので、最終的な検証サインオフには、柔軟で、人間が解読可能な、ユーザー定義済みの組織独自の構造の一部である基準とメトリクスが最低限含まれます。自動データ収集、プロジェクト追跡、ダッシュボード、詳細なレポート技術は、主観性を排除し、エンジニアが手動のデータ収集や整理よりも検証に多くの時間を割けるようにするために必須の要素です。

よくあるプレシリコンICの段階では、次のマイルストーンとサインオフが含まれます。

設計者ハンドオフのマイルストーン

設計者のチェックリストには、基本的な機能、構造に関わるチェックがあります。これらのチェックの中でもっとも基本的なものはサニティーテスト、FSMテスト、文法チェックで、動的なアサーションを追加して主要な設計プロパティを検証する場合が多いです。この段階では通常以下のようなツールを使います。

  • Xcelium™ Parallel Simulator – Lint、アサーション、V/VHDLテスト
  • JasperGold® Formal Verification Platform – Superlint、CDC、プロパティ・アプリ
  • SimVision™ Debug – 波形デバッグ
  • Indago™ Debug Platform – 波形デバッグとスマートログ・デバッグ
  • Cadence Integrated Metric Center – FSMとカバレッジ

IP検証のマイルストーン

設計のハンドオフ以降、検証エンジニアは、目標と対照しながら測定を自動化するための業界標準のメトリクス・ドリブン検証(MDV)メソドロジを利用します。基準は実行可能な検証プランで特定され、メトリクスはテスト実行後に収集されて計画にバックアノテーションされます。IP設計では、通常メトリクスはカバレッジ(機能およびコード)、リグレッション・テスト、バグ・レート、コーナーケースに関するもので、多くの場合、JasperGoldプラットフォームのフォーマル技術により強化できます。vManager™ Metric-Driven Signoff PlatformのvPlanを使えば、データを整理し、データ収集を自動化できます。この段階では以下のようなツールを使います。

  • Xcelium Parallel Simulator - UVM、アサーション、V/VHDLテスト
  • JasperGold Formal Verification Platform – 到達不能性、プロパティ、カバレッジ・アプリ
  • Indago Debug Platform (and Indago Protocol Debug App) – 波形デバッグ、スマートログ・デバッグ、クラスベースのデバッグ
  • vManager Metric-Driven Signoff Platform – vPlan、リグレッション、メトリクス、カバレッジ

SoC検証のマイルストーン – 検証チームは、実証済みのマルチエンジン・メトリクス・ドリブン検証(MDV)メソドロジを使って、多くの異なるツールやテクノロジのデータをまとめられます。SoCサインオフ・メトリクスには、すべてのIPレベルのメトリクス、追加のトグル・カバレッジ、障害カバレッジ、 接続、レジスター、統合テスト、アナログ/ミックスシグナル・テスト、フルチップのユースケース、消費電力、パフォーマンス、チップのベンチマークが含まれています。vManagerプラットフォームのvPlanを使えば、データを整理し、データ収集を自動化できます。この段階では以下のようなツールを使います。

  • JasperGold Formal Verification Platform – 接続性、レジスター、Xprop、プロパティ・アプリ
  • Xcelium Parallel Simulator – V/VHDLテスト、障害テスト/カバレッジ
  • Cadence Interconnect Workbench – オンチップバスのパフォーマンス
  • Palladium® Z1 Enterprise Verification Platform – ハードウェア/ソフトウェア統合のテスト用プラットフォーム
  • Perspec™ System Verifier – ソフトウェア・ドリブンのテスト/ユースケース
  • Indago Portable Stimulus Debugアプリ – ソフトウェア・ドリブンのユースケース・デバッグ
  • Indago Embedded Software Debugアプリは、初期化ソフトウェアとソフトウェア・ドリブンのテストのデバッグ
  • Indago Debug Platform – 波形デバッグ、RTLデバッグ、省電力デバッグ
  • SimVision Debug – ミックスシグナルのデバッグ
  • Virtuoso® ADE Verifier – アナログ/ミックスシグナルのテスト
  • vManager Metric-Driven Signoff Platform – vPlan、リグレッション、メトリクス、カバレッジ

メトリクス・ドリブンのサインオフ

メトリクス・ドリブンのサインオフは、フィジカルな実装に先行する、またはテープアウト時のすべての設計/機能テストの最終段階と定義できます。サインオフのこの段階では、それ以前の段階のすべてのマイルストーンとメトリクスが含まれ、さらにクロッキングや省電力などの構造に関するすべての最終チェックも加わります。この最終サインオフの段階では、ゲートレベルのテスト、ステート・マシン(FSM)、クロック(CDC)、合成、X-prop、故障モード(障害)テスト、プレシリコン電力測定が加わり、必要に応じてそれ以外も加わります。vPlan(図1)とvManagerプラットフォームを使えば、このようなデータを収集、整理し、自動データ収集、手動チェックリスト、テスト結果の手動入力により、包括的なメトリクス・ドリブンのサインオフ環境が実現します。この段階では以下のようなツールを使います。

  • Xcelium Parallel Simulator - マルチコアによるGLS、省電力、ビルトイン・セルフ・テスト(BIST)
  • Genus™ Synthesis solution – Synthesisソリューション
  • Conformal® technologies – LECチェック、CDCチェック、省電力チェック
  • Joules™ RTL Power Solution – RTL電力予測
  • vManager Metric-Driven Signoff Platform –  vPlan、リグレッション、メトリクス、カバレッジ
Figure 1 – Metric Driven Signoff Plan from vManager

MDV Podcast: A Look at How this Methodology Accelerates Verification Process

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The Cadence vManager Metric-Driven Signoff Platform in Use at NXP

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