PCB Analysis

高速PCB解析のための完全な設計フロー

メモリインターフェースは8年前のシリアルリンクのように見え始めています（DDR4の関連記事を参照）。 LPDDR4が4,266 Mtpsに達すると予想されるため、トランスミッタのフィード・フォワード・イコライゼーション（FFE）やシミュレーション用のアルゴリズミック・モデルが必要となるレシーバのアダプティブ・イコライゼーションなど、シリアルリンクで使用される技術が増えています。

JEDECではビット・エラー・レートテストが必要になるため、LPDDR4インターフェースを完全にテストするには、IBIS-AMIモデルによる大容量シミュレーションが必要になります。当社のDDR4ソリューションで紹介されているように、シリアルリンク・チャネルシミュレーションと当社のメモリインタフェース・コンプライアンステストを独自に統合することにより、短期間で数百万ビットのシミュレーションが可能で、ビットエラーレート解析を実現します。これにより、従来の回路シミュレーションの能力を上回るLPDDR4インターフェースを通じて数十万〜数百万ビットのトラフィックを実行する独自の能力をお客様に提供します。

Cadence^®Sigrity SystemSIツールは、PCB解析プロセスを通じて完全な設計フローを提供するAllegro^®Sigrity Power-Aware SIソリューションの一部です。