Power-Aware Signal Integrity Analysis

パワー・アウェアなシグナル・インテグリティ解析とは？ 一部のツールは、消費電力を意識したI/Oモデリング規格のみをサポートしますが、Cadence^® Sigrity™テクノロジーはそれだけではありません。 次の要件を満たすお手伝いをいたします：

• チップ、パッケージ、およびPCB間のカップル信号、パワー、およびグランドの正確な抽出
• パワー・アウェアなIBISモデルの作成と読み取り
• 最新のメモリーインターフェースとビット・エラー・レート（BER）に関するJEDEC仕様

トランジスタレベルのモデルをパワー・アウェアなIBISモデルに変換

Sigrity™ Transistor-to-Behavioral Model Conversion（T2B™）は、IBISモデルをトランジスタからビヘイビアに変換することで、正確で効率的なパワー・アウェアなバス・シミュレーションを、トランジスタレベルのモデルで要する時間を日数レベルではなく数時間で実現します。

ICのパワーおよびグラウンドに結合されたICの再配線層の信号を正確にモデル化

Sigrity XcitePI™ Extractionは、I/Oからバンプまでの信号パワーとグランドインターコネクトをチップレベルで抽出し、ヘッダー情報を使用して抽出されたパッケージモデルへのプッシュボタン接続を可能にします。　

フルウェーブ3Dとハイブリッドソルバー・テクノロジーを融合したフルパッケージ・モデリング

Sigrity XtractIM™テクノロジーと3D-EMテクノロジーは、信号タイプ、電源、およびグランドの相互接続モデルを結合するために、パッケージタイプに関係なく、完全なパッケージモデルを作成するために連携して動作します。 パッケージのデザイナーとパッケージアセスメントのエンジニア間のギャップを埋めるパッケージのアセスメントも含まれています。

PCBの高速で正確な電気モデリング

Sigrity PowerSI™テクノロジーは、PCBのカップル信号、パワーおよびグランドを抽出します。抽出したモデルには、抽出したパッケージモデルやコネクタモデルへのプッシュボタン接続を可能にするヘッダー情報が含まれています。

DDRおよびLPDDRインターフェースのスピーディーな探索と検証

Sigrity SystemSI™テクノロジーは、パワー・アウェアなIBIS モデルとパワー・アウェアなインターコネクトモデルの容易なコネクティビティにを提供します。シミュレーションの結果は、ワーストケースの条件を徹底的に決定し、それらの結果を JEDEC のコンプライアンス要件と比較して、BER の要件を含む DDR4 インターフェースのサインオフが可能です。

機能

• 使いやすいブロックレベルのスケマティック環境
• 大規模なインターコネクト構造の効率的な S パラメータ抽出のためのハイブリッドソルバー
• 高周波構造の詳細抽出のための3Dフルウェーブソルバー
• Sパラメータのチューニング、チェック、およびブロードバンドSPICE モデル変換

Additional Resources:

• Power-Aware SI DDR4 Simulation
• Why Does Signal Integrity Analysis Need to be Power Aware?
• Designing Data Bus with DDR5 Technology