Allegro Design Entry Capture/Capture CIS

使いやすくパワフルなCadence^® Allegro^® Design Entry CaptureとCapture component information system (CIS) は、容易なものから複雑なデザインまでフラットおよび階層設計の両方をサポートする最も業界で多く利用されている回路設計ソリューションです。 Allegro PCBとのシームレスな双方向インテグレーションにより、回路図とプリント基板デザイン間のデータ同期とクロスプロービング/配置が可能です。 Allegro Design Entry CaptureおよびCapture CISは、レイアウトの変更をバックアノテートし、ゲート/ピン・スワップを行い、フィードバックプロセスを使用してプリント基板デザインから回路図にコンポーネント名または値を変更することができます。また、豊富な回路図シンボルのライブラリが付属し、また多種多様なフォーマットでネットリストを出力することができます。

Allegro Design Entry CaptureおよびCapture CISは、回路図設計アプリケーションとCISの追加機能をインテグレーションしています。 CISは、検索、特定、そして優先部品を使用してデザインに取り込むことができます。企業のコンポーネントデータベースと部品情報に簡単にアクセスできるため、設計者は必要な部品の捜索に費やす時間を短縮することができます。

オートモーティブTCL1、ISO 26262認定

「Fit for Purpose - Tool Confidence Level 1 (TCL1)」認定を取得する業界初のPCB設計および検証フローにより、厳しいISO 26262自動車安全要件を満たすことができます。 このフローには、設計オーサリングからシミュレーション、Pspice^®、Allegro、OrCAD^®製品スイートを使用した物理的な実現化と検証までのすべてが含まれます。 高性能デザインエントリ、シミュレーション、およびレイアウト編集ツールは、設計エンジニアが個々の回路仕様に対する安全仕様を検証し、設計の信頼性を検証するための統合環境を提供します。 安全マニュアル、ツールの信頼性分析（TCA）文書、TÜVSÜDのコンプライアンスレポートについては、Cadence Online Support利用しFunctional Safety Documentation Kitsをダウンロードしてください。