Cadence® Allegro® Design Authoringは、設計者が複雑な設計を高速かつ効率的に作成できるエンタープライズ対応の設計ソリューションです。 以前の回路図デザインをブロックまたはシートとして再利用するなどの高度な生産性機能を部分的または完全に提供します。
チームベースの開発を中心としたAllegro Design Authoringは、回路図デザイナーとレイアウトエンジニアが並行して作業することを可能にします。 ユーザーは物理的および電気的コンストレイントを取得し、Allegro Constraint Managerでデザインルールを割り当てることができます。
Allegro Design Authoringは、アナログ/デジタルシミュレーションとSI解析用のAllegro AMS Simulatorと統合されており、FPGA統合のための複数のオプションも提供しています。
「Fit for Purpose - Tool Confidence Level 1 (TCL1)」認定を取得する業界初のPCB設計および検証フローにより、厳しいISO 26262自動車安全要件を満たすことができます。 このフローには、設計オーサリングからシミュレーション、Pspice®、Allegro、OrCAD®製品スイートを使用した物理的な実現化と検証までのすべてが含まれます。 高性能デザインエントリ、シミュレーション、およびレイアウト編集ツールは、設計エンジニアが個々の回路仕様に対する安全仕様を検証し、設計の信頼性を検証するための統合環境を提供します。 安全マニュアル、ツールの信頼性分析（TCA）文書、TÜVSÜDのコンプライアンスレポートについては、Cadence Online Support利用しFunctional Safety Documentation Kitsをダウンロードしてください。
Learn how to auto-generate a table of contents for an Allegro DE HDL schematic
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