Sigrity SPEED2000

Cadence® Sigrity™ SPEED2000™テクノロジでは、電気的ルールチェック、インターコネクト・モデル抽出、シグナル・インテグリティ（SI）やパワー・インテグリティ（PI）検証、設計段階での電磁干渉解析などの幅広い解析タスクを実行できます。このテクノロジは、ICパッケージ/基板解析用のレイアウトベースのFDTD法（Finite-difference time-domain method）シミュレーション・ツールで、複数ワークフローによりユーザーのさまざまな解析タスク実行をサポートします。回路や伝送線路のシミュレーション、ICパッケージ、基板の信号やプレーン、電源やグランド間の動的相互作用を計算する専用の高速電磁界ソルバーが組み込まれています。

Sigrity SPEED2000テクノロジは、一般的なチップ、パッケージ、ボードの設計フローで動作するように設計されています。このツールにより、タイム・ドメイン解析を実行して、デザインが仕様・規格に達しているかを確認できます。また、複雑な電源ノイズのプロパゲーション（リターンパスの不連続を含む）を考慮し、同時スイッチングノイズ（SSN）をシミュレ―ションし、改善点を特定します。Sigrity SPEED2000テクノロジは、パッケージやPCBのSIおよびPI向けの過渡シミュレーション環境を提供します。インターコネクト・モデル抽出を実行して、Cadence Sigrity SystemSI™シミュレータと同様の回路シミュレータにおける反射(レベル1)、またはクロストーク(レベル2)のシミュレーションをサポート。さらに、Sigrity SystemSIとSPEED2000テクノロジを使ったFDTDダイレクトのワークフローによるPower Aware (レベル3) SI解析をサポートします。

Sigrity SPEED2000のもう一つの人気のワークフローは、Power Aware電気的ルールチェック（ERC）です。この独自のテクノロジは、共振の可能性がある電源とグランドプレーンの推定ノイズカップリングを含めることにより、従来のインピーダンスおよびクロストーク・ルールのチェック以上の役割を果たします。

静電放電（ESD）ワークフローを使うと、人間が触れたり、帯電したケーブルを差すなど外部ソースからの突然の想定外の電流の影響をテストできます。このフローには、ESDガンモデル配置の定義と、基板、信号、面への影響の観察が含まれます。ESDシミュレ―ションには、TVS（Transient-voltage-suppression）ダイオードとピーク電圧の維持機能が含まれています。

Features

• 信号インピ―ダンス、クロストーク、リターンパスの不連続の基板フルスクリーニング向けのワークフロー（モデルは不要）
• 電源ノイズを考慮したシミュレーションベースのSIルールチェック（モデルは不要）
• 同時スイッチングノイズ（SSN）のシミュレーションと改善点の特定
• 非線形ドライバ/レシーバーを用いた設計をサポートする独自の電磁制御（EMC）シミュレーション・ソリューション
• スタックアップ、プレーン形状、およびI/O構成のばらつき影響を判断
• ノイズの発生場所の観察、伝搬経路の特定、目標レベル内かどうかの判定
• Sigrity SystemSIツールと同じ外部回路シミュレータを使用した単一または整合された信号線のインターコネクト・モデル抽出
• システムレベルのPower Aware SI解析が可能なSigrity SystemSIツールのFDTDダイレクトエンジンとして動作（Sパラメータの必要なし）
• ESDワークフローによりTVSダイオードの有効性に関するフィードバックを提供
• Cadence SiP Layout、Allegro® Package Designer、Allegro PCB Designerでのフローに最適化
• Mentor、Zuken、Altiumフローですぐに使用可能で、複数構造デザインのサポートに必要なCADデータベースの混在が可能です