Key Benefits
チップ/パッケージ協調設計
より高速、低価格なパッケージの開発をサポート
マルチチップ、チップレット設計
マルチチップ、チップレットのヘテロジニアス統合設計をサポート
包括的な設計
FOWLP(fan-out wafer-level package)に対応する解析・検証環境
リファレンスフロー
主要ファウンドリおよびOSAT(Outsourced Semiconductor Assembly and Test)ベンダーの最先端パッケージに対応
Resources
White Paper
Chiplets and Heterogeneous Packaging Are Changing System Design and Analysis
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Press Release
Cadence 3D-IC Advanced Packaging Integration Flow Certified by Samsung Foundry for its 7LPP Process Technology
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Press Release
Cadence Design Solutions Certified for TSMC-SoIC Advanced 3D Chip Stacking Technology
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