Stratus High-Level Synthesis | Cadence

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概要

数ヶ月かかっていたIP開発期間を数週間に短縮

Cadence^® Stratus™ High-Level Synthesis (HLS)により、抽象度の高いSystemC™、C、またはC++モデルから高品質のRTLを迅速に自動生成し、検証することができます。Stratusの統合設計環境 (IDE) を使用することで設計者が簡単にモデル作成を行えますし、一般的な算術演算だけではなく、多くのバスベースおよびポイントツーポイント通信プロトコルについては、StratusのSystemC用合成可能IPとしてシミュレーションおよび合成モデルを用意しています。

Stratus HLS に搭載された Genus™ 合成エンジンと Joules™ RTL Power エンジンにより、Stratusで得られる電力、パフォーマンス、面積 (PPA)は、手書きの RTL を使用した場合と同等かそれ以上の結果が期待できますし、ケイデンスのデジタルフローとのリンクにより、高精度の PPA 見積もりが可能になります。

これにより、SystemCモデルを新しい技術プラットフォームにリターゲットし、従来の手書きRTLよりも簡単に再利用することができますし、Stratusのグラフィカル・ユーザ・インターフェース（GUI）とTcl APIにより、PPA間のトレードオフを定量的に評価することができるようになります。

Stratus HLSは、トランザクションレベルモデリング（TLM）からゲートまでの数百のブロックの設計および検証フローを自動化します。さらに、ケイデンスのツールフロー全体と緊密に統合できることで、通常はフローのかなり後の段階で発生するECO(engineering change order)や配線性の問題を解決します。

従来のRTLフローでは1設計者、年あたり20万個の検証済みゲートという生産性に対し、Stratus HLS を使用することで1設計者、年あたり200万個の検証済みゲートという高い生産性に改善できたことが報告されています。詳しくは、 Stratus HLS データシートをご覧ください。

stratus-hls

主な利点

抽象度の高いSystemC、C、C++モデルから検証済みで高品質なRTL実装への高効率化

優れたPPA

Stratus HLSは、RTL実装の一つを記述・検証する時間の何分の一かの時間で、何百ものマイクロアーキテクチャを探索する能力を提供します。自動化された探索と最適化により、最適な実装を迅速に見つけることができます。

異なるプロセステクノロジーへのリターゲットの容易性

Stratus HLSは、トランザクションレベルのSystemC、C、またはC++記述から開始します。マイクロアーキテクチャの詳細はHLSの段階で定義されるため、ソース記述の作成と再ターゲットが大幅に容易になり、異なるテクノロジ間でのIPの移植性が大幅に向上します。

生産性

Stratus HLSは生産性が高く、インタラクティブに、またはTclスクリプトで制御されたバッチ実行で使用することができます。ユーザはさまざまな制約を定義し、高位合成とシミュレーション、電力解析、論理合成などの隣接ツールを自動的に実行することができます。

活用事例

Stratus HLSを活用して、消費電力、性能、面積を容易に探索し、最適化しながら、IP開発プロセスを加速しているお客様の事例をご紹介します。

Designing an Automotive Graphics Display Controller with Stratus HLS

Tim Papenfuss Design Engineer, Socionext

A High Level Synthesis (HLS) Design Flow for Scaling to Multiple IP, SoC, and Process Targets

Hans Yeager, Principle Engineer, Qualcomm Data Center Technologies, Inc.

High-Level Synthesis will supercharge your IP development

Elad Litman, Intel

Design implementation of technology IP using High-Level Synthesis

Rajat Dhawan Engineer, Senior Staff Qualcomm Technologies, Inc

Coverage Closure for HLS-Based Design IP

Krishna Thottempudi Engineer, Senior Staff Qualcomm Technologies, Inc.

Latency-Constrained Design for a Display Stream Compression Decoder with Stratus HLS

Tim Papenfuss Socionext Europe GmbH

HLS enables ML-assisted Architectural Exploration

Bob Condon, PESG Intel

0-60 in 2 seconds: Accelerating an AI chip startup with Cadence-Hosted Design Solutions

David Garrett, VP Hardware, Syntiant Corp

High-Level Synthesis for Low-Power

Matt Bone, Intel

Designing a “First-Time-Right” Wi-Fi HaLow Baseband in less than 6 Months

Stefan Stanic, ASIC Hardware IP Design Engineer Methods2Business

Entering the world of High-Level Synthesis - What we have learned and experienced

High-Level Synthesis Models in Pre-Silicon Verification

Rauf Salimi, Peter Plechinger, Intel

Resources

National Tsing Hua University Makes a Human-Like Robot Arm with Stratus HLS and...

Cadence and Mathworks Collaborate to Speed Chip Design

Driving Low-Power Design with High-Level Synthesis

UCLA leverages high-level synthesis to make rapid architecture trade-offs

Stratus-Joules Solutions: Achieving Energy-Efficient Allocation

EEJournal Chalk Talk: TensorFlow to RTL with High-Level Synthesis

Whiteboard Wednesdays - Low-Power SoC Design with High-Level Synthesis

Whiteboard Wednesdays - TensorFlow to RTL with High-Level Synthesis

Designing an Automotive Graphics Display Controller with Stratus HLS

From TensorFlow to RTL in three months

0-60 in 2 seconds: Accelerating an AI chip startup with Cadence-Hosted Design...

A High Level Synthesis (HLS) Design Flow for Scaling to Multiple IP, SoC, and...

blog

Cadence and MathWorks Announce Flow from MATLAB to RTL

Video

National Tsing Hua University Makes a Human-Like Robot Arm with Stratus HLS and Innovus

Datasheet

Stratus High-Level Synthesis - Fastest path from specification to silicon

Video

Cadence and Mathworks Collaborate to Speed Chip Design

関連製品

Genus Synthesis Solution

3X-5X高速な合成時間、1,000万インスタンスを超えるフラット設計にもスケーラブルに対応、配置配線との高い相関性、グローバルにフォーカスしたフィジカル情報を考慮した早期PPA最適化を提供し、RTL設計者の生産性を向上させます。

Joules RTL Power Solution

RTLの消費電力見積精度をサインオフとの誤差15%以内に抑え、タイムベースのパワー解析を最大20倍高速化します。