Stratus High-Level Synthesis

 Cadence® Stratus™ High-Level Synthesis (Stratus HLS), を使用することで、IEEE 1666 合成可能SystemC®やC、C++などの抽象的なモデルから、高品質な RTLを迅速に設計し検証することができます。Stratusの統合設計環境 (IDE) を使用することで設計者が簡単にモデル作成を行えますし、一般的な算術演算だけではなく、多くのバスベースおよびポイントツーポイント通信プロトコルについては、StratusのSystemC用合成可能IPとしてシミュレーションおよび合成モデルを用意しています。

Stratus HLS に搭載された Genus™ 合成エンジンと Joules™ RTL Power エンジンにより、Stratusで得られる電力、パフォーマンス、面積 (PPA)は、手書きの RTL を使用した場合と同等かそれ以上の結果が期待できますし、ケイデンスのデジタルフローとのリンクにより、高精度の PPA 事前見積もりが可能になります。

これにより、SystemCモデルを新しい技術プラットフォームにリターゲットし、従来の手書きRTLよりも簡単に再利用することができますし、Stratusのグラフィカル・ユーザー・インターフェース（GUI）とTcl APIにより、PPA間のトレードオフを定量的に評価することができるようになります。​

Stratus HLSは、トランザクションレベルモデリング（TLM）からゲートまでの数百のブロックの設計および検証フローを自動化します。さらに、ケイデンスのツールフロー全体と緊密に統合できることで、通常はフローのかなり後の段階で発生するECO(engineering change order)や配線性の問題を解決します。

従来のRTLフローでは1設計者、年あたり20万個の検証済みゲートという生産性に対し、Stratus HLS を使用することで1設計者、年あたり200万個の検証済みゲートという高い生産性に改善できたことが報告されています。詳しくは、 Stratus HLS データシートをご覧ください。