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AI Accelerator Design
with Stratus™ HLS
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Key Benefits
- 高品質RTL開発期間の10倍短縮
- 最大50%の消費電力削減
- 最大25%の面積削減
- 早期デザインクロージャの実現
Cadence® Stratus™ High-Level Synthesis (Stratus HLS), を使用することで、IEEE 1666 合成可能SystemC®やC、C++などの抽象的なモデルから、高品質な RTLを迅速に設計し検証することができます。Stratusの統合設計環境 (IDE) を使用することで設計者が簡単にモデル作成を行えますし、一般的な算術演算だけではなく、多くのバスベースおよびポイントツーポイント通信プロトコルについては、StratusのSystemC用合成可能IPとしてシミュレーションおよび合成モデルを用意しています。
Stratus HLS に搭載された Genus™ 合成エンジンと Joules™ RTL Power エンジンにより、Stratusで得られる電力、パフォーマンス、面積 (PPA)は、手書きの RTL を使用した場合と同等かそれ以上の結果が期待できますし、ケイデンスのデジタルフローとのリンクにより、高精度の PPA 事前見積もりが可能になります。
これにより、SystemCモデルを新しい技術プラットフォームにリターゲットし、従来の手書きRTLよりも簡単に再利用することができますし、Stratusのグラフィカル・ユーザー・インターフェース（GUI）とTcl APIにより、PPA間のトレードオフを定量的に評価することができるようになります。
Stratus HLSは、トランザクションレベルモデリング（TLM）からゲートまでの数百のブロックの設計および検証フローを自動化します。さらに、ケイデンスのツールフロー全体と緊密に統合できることで、通常はフローのかなり後の段階で発生するECO(engineering change order)や配線性の問題を解決します。
従来のRTLフローでは1設計者、年あたり20万個の検証済みゲートという生産性に対し、Stratus HLS を使用することで1設計者、年あたり200万個の検証済みゲートという高い生産性に改善できたことが報告されています。詳しくは、 Stratus HLS データシートをご覧ください。
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関連製品
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関連リンク
- How High-Level Synthesis Was Used to Develop an Image-Processing IP Design from C++ Source Code White Paper
- Using High-Level Synthesis to Design and Verify 802.11ah Baseband IP White Paper
- How the Productivity Advantages of High-Level Synthesis Can Improve IP Design, Verification, and Reuse White Paper
Resource Library
Customer Presentation (9)
- HLS Enables ML-Assisted Architectural Exploration
- High-Level Synthesis Models in Pre-Silicon Verification
- Coverage Closure for HLS-Based Design IP
- Entering the World of High Level Synthesis: What We Have Learned and Experienced
- FED102 - Design implementation of technology IP using High-Level Synthesis
- DSG02 : Latency-Constrained Design of a Display Stream Compression Decoder using Stratus HLS
- Stratus-Joules Solutions: Achieving Energy-Efficient Allocation
- Designing an Automotive Graphics Display Controller with Stratus HLS
- 0-60 in 2 seconds: Accelerating an AI chip startup with Cadence-Hosted Design Solutions
White Paper (3)
- How High-Level Synthesis Was Used to Develop an Image-Processing IP Design from C++ Source Code White Paper
- Using High-Level Synthesis to Design and Verify 802.11ah Baseband IP White Paper
- Case Study: Blu Wireless Boosts SystemC Design and Verification Productivity Using High-Level Synthesis Technology White Paper
Press Releases (2)
Video (8)
- UCLA leverages high-level synthesis to make rapid architecture trade-offs
- Stratus-Joules Solutions: Achieving Energy-Efficient Allocation
- EEJournal Chalk Talk: TensorFlow to RTL with High-Level Synthesis
- Whiteboard Wednesdays - Low-Power SoC Design with High-Level Synthesis
- Whiteboard Wednesdays - TensorFlow to RTL with High-Level Synthesis
- Designing an Automotive Graphics Display Controller with Stratus HLS
- From TensorFlow to RTL in three months
- A High Level Synthesis (HLS) Design Flow for Scaling to Multiple IP, SoC, and Process Targets
Presentation (2)
Conference Paper (1)
Customers
With our high-level synthesis flow and the Stratus platform, we're now doing the kinds of things that we couldn't have imagined doing previously.
Ray McConnell, CTO, Blu Wireless Technology
Our highly integrated 100Gbps transport systems operate at very high frequency, which presented a major design challenge. By designing at a higher level of abstraction in SystemC, our design team was able to implement the customized hardware much more quickly and effectively.
Masao Nakano, Design Engineer, Device Development Department, Network Products Division, Fujitsu Kansai-Chubu Net-Tech
Using [the] HLS design flow we got an average 35% better performance with up to 51% less power and up to 38% less area than hand-edited RTL.
Masato Tatsuoka, Socionext Inc.
Training
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