数ヶ月かかっていたIP開発期間を数週間に短縮

Cadence® Stratus™ High-Level Synthesis (HLS)により、抽象度の高いSystemC™、C、またはC++モデルから高品質のRTLを迅速に自動生成し、検証することができます。Stratusの統合設計環境 (IDE) を使用することで設計者が簡単にモデル作成を行えますし、一般的な算術演算だけではなく、多くのバスベースおよびポイントツーポイント通信プロトコルについては、StratusのSystemC用合成可能IPとしてシミュレーションおよび合成モデルを用意しています。

Stratus HLS に搭載された Genus™ 合成エンジンと Joules™ RTL Power エンジンにより、Stratusで得られる電力、パフォーマンス、面積 (PPA)は、手書きの RTL を使用した場合と同等かそれ以上の結果が期待できますし、ケイデンスのデジタルフローとのリンクにより、高精度の PPA 見積もりが可能になります。

これにより、SystemCモデルを新しい技術プラットフォームにリターゲットし、従来の手書きRTLよりも簡単に再利用することができますし、Stratusのグラフィカル・ユーザ・インターフェース(GUI)とTcl APIにより、PPA間のトレードオフを定量的に評価することができるようになります。​

Stratus HLSは、トランザクションレベルモデリング(TLM)からゲートまでの数百のブロックの設計および検証フローを自動化します。さらに、ケイデンスのツールフロー全体と緊密に統合できることで、通常はフローのかなり後の段階で発生するECO(engineering change order)や配線性の問題を解決します。

従来のRTLフローでは1設計者、年あたり20万個の検証済みゲートという生産性に対し、Stratus HLS を使用することで1設計者、年あたり200万個の検証済みゲートという高い生産性に改善できたことが報告されています。詳しくは、 Stratus HLS データシートをご覧ください。

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抽象度の高いSystemC、C、C++モデルから検証済みで高品質なRTL実装への高効率化

優れたPPA

Stratus HLSは、RTL実装の一つを記述・検証する時間の何分の一かの時間で、何百ものマイクロアーキテクチャを探索する能力を提供します。自動化された探索と最適化により、最適な実装を迅速に見つけることができます。

異なるプロセステクノロジーへのリターゲットの容易性

Stratus HLSは、トランザクションレベルのSystemC、C、またはC++記述から開始します。マイクロアーキテクチャの詳細はHLSの段階で定義されるため、ソース記述の作成と再ターゲットが大幅に容易になり、異なるテクノロジ間でのIPの移植性が大幅に向上します。

生産性

Stratus HLSは生産性が高く、インタラクティブに、またはTclスクリプトで制御されたバッチ実行で使用することができます。ユーザはさまざまな制約を定義し、高位合成とシミュレーション、電力解析、論理合成などの隣接ツールを自動的に実行することができます。

Stratus HLSを活用して、消費電力、性能、面積を容易に探索し、最適化しながら、IP開発プロセスを加速しているお客様の事例をご紹介します。