高位/論理合成
PPA(Power、Performance、Area)の最適なバランスを生成
ますます複雑化する要件とより短い設計スケジュールでPPA(Power、Performance、Area)の最適バランスを生成するには、設計チームは洗練されたテクノロジーを複数組み合わせて活用する必要があります。Cadence®の合成ソリューションは、詳細なフィジカル・インプリメンテーション制約と並行して、設計のアーキテクチャレベルの抽象化を理解する必要性のバランスを取る統合フローを提供します。
生産性を10倍飛躍させるため、システムの設計と検証に携わるエンジニアの多くがRTLより高位の抽象度で設計を進めています。ケイデンスの高位合成(HLS)技術を使用すれば、チームは手作業のわずか10%で、アプリケーション用の高品質RTLコードを自動的に生成することができます。
HLSで生成したRTL、手書きのRTL、取得済みソフトIPは、合成時の設計収束における物理的インターコネクトの影響にまつわる不確実性を考慮して、最適な結果を提供する必要があります。ケイデンスのパワーソリューションは、正確なRTLの平均およびタイムベースのパワー解析を提供して、アーキテクチャおよびマイクロアーキテクチャの決定の影響が最も大きい設計初期段階でのPPAのトレードオフを可能にします。最適化したRTLにより、ケイデンスのRTL合成テクノロジーは高速かつスケーラブルで配置配線との高い相関性を実現します。
Stratus High-Level Synthesis
SoC設計全体にわたり使用できるはじめてのHLSプラットフォームです。SystemC、C、C++の抽象モデルからの高品質なRTL実装をクイックに設計と検証が可能となり、従来のRTL設計に比べ10倍の生産性を実現し、IP開発サイクルを数ヶ月単位から数週間単位に短縮します。
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Genus Synthesis Solution
3X-5X高速な合成時間、1,000万インスタンスを超えるフラット設計にもスケーラブルに対応、配置配線との高い相関性、グローバルにフォーカスしたフィジカル情報を考慮した早期PPA最適化を提供し、RTL設計者の生産性を向上させます。
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Joules RTL Power Solution
RTLの消費電力見積精度をサインオフとの誤差15%以内に抑え、タイムベースのパワー解析を最大20倍高速化します。ゲートレベルのネットリストにおける消費電力測定も行います。統一のパワー計算機能を提供し、設計フロー全体を通して消費電力結果の相関性を向上します。このソリューションは、ケイデンスのPalladium® およびIncisive®プラットフォームとシームレスに統合されており、システムレベルの電力要件に満たすのに役立ちます。