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デジタル設計/サインオフ

ケイデンスのデジタル設計/サインオフ検証ソリューションは、早期のデザイン・クロージャーと予測性の高い設計フローを実現し、パワー、パフォーマンス、エリア(PPA)の目標を達成します。

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カスタムIC/アナログ/RF設計

ケイデンスのカスタム、アナログおよびRF設計ソリューションは、ブロック・レベルおよびミックスシグナルデザインのシミュレーションから自動配線、ライブラリ・キャラクタライゼーションまで、多くのタスクを自動化することで設計TATを短縮できます。

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システム設計/検証

ケイデンスのVerification Suiteに統合されたシステム設計および検証ソリューションは、シミュレーション、アクセラレーション、エミュレーション、および検証マネージメント機能を提供します。

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IP

様々なアプリケーションに向けたSoC設計をカスタマイズするための広範なIPプラットフォーム。

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ICパッケージ

ケイデンスのICパッケージ設計製品は、先進パッケージング、システムのプランニング、相互互換なマルチファブリック設計をサポートし、自動化による効率化と高精度な設計を実現します。

PRODUCT CATEGORIES

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システム解析

ケイデンスのシステム解析ソリューションは、高精度な電磁界ソルバーおよびシミュレーション技術を提供し、システムが広範囲な動作条件下で動作することを検証します。

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組み込みソフトウェア

プリント基板設計/解析

ケイデンスのPCB設計ソリューションは、コンポーネント設計とシステムレベルシミュレーションの統合によりコンストレイント・ドリブンな設計フローを提供し、より短時間で予測可能な設計サイクルを実現します。

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Innovus Implementation System

Meet PPA and TAT requirements at advanced nodes

Read Datasheet Read ML White Paper
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Key Benefits

  • Massively parallel architecture for handling large designs and supporting multi-threading on multi-core workstations, as well as distributed processing over networks of computers
  • New GigaPlace solver-based placement technology, which is timing, power, and congestion driven with topology-, pin-access-, and color-aware understanding to provide optimal placement, wire length, utilization, and PPA results
  • Unique mixed-macro and standard-cell placement capability enabling automated macro locations for ever-increasingly complex floorplans with hundreds of macro cells
  • Advanced GigaOpt multi-threaded, layer-aware optimization engine, which is timing and power driven to reduce dynamic and leakage power
  • Additional advanced-node technologies, such as via pillars, power integrity-aware placement and optimization, clock skewing for power, continuous congestion monitoring, and optimized routers for handling self-aligned double patterning for better PPA
  • Mature hierarchy automation features for large Hierarchical designs like advanced block abstraction, automated partitioning and hierarchical timing closure, along with new floorplan synthesis capabilities
  • Innovative machine learning-driven capabilities through the whole implementation flow leading to best PPA results on challenging, high-performance designs
  • Part of the Cadence Safety Solution providing automated safety mechanism insertion and optimization

The Cadence® Innovus™ Implementation System is optimized for the most challenging designs, as well as the latest FinFET 16nm, 14nm, 7nm, and 5nm processes, helping you get an earlier design start with a faster ramp-up. With unique new capabilities in placement, optimization, routing, and clocking, the Innovus system features an architecture that accounts for upstream and downstream steps and effects in the design flow. This architecture minimizes design iterations and provides the runtime boost you’ll need to get to market faster. Using the Innovus system, you’ll be equipped to build integrated, differentiated systems with less risk.

The Innovus system features a variety of key capabilities. Its massively parallel architecture can handle large designs and take advantage of multi-threading on multi-core workstations, as well as distributed processing over networks of computers.

ASK US A QUESTION

 

Based on the well-established NanoRoute™ engine, next-generation slack and power-driven routing with track-aware timing optimization addresses signal integrity early on and improves post-route correlation. The Innovus system includes full-flow multi-objective technology, which makes concurrent electrical and physical optimization possible. It also shares a customizable flow via a common UI and user commands with synthesis and signoff tools. As a result, you can take advantage of robust reporting and visualization, improving your design efficiency and productivity across the whole digital flow.

With block sizes growing in both cell count and complexity, the number of macros that need to be positioned in the floorplan is exploding. The Innovus system offers mixed-macro and standard-cell placement, which enables macro locations to be automatically generated, reducing the time to create an optimal floorplan from days to hours.

The latest advances in machine learning computer science are very relevant for digital implementation flows. The Innovus system incorporates machine learning technology to deliver the best PPA for the most challenging, high-performance blocks. The designer has complete control over the machine learning training, to ensure it is customized for their specific design requirements.

Cadence’s Genus™ Synthesis Solution is tightly integrated with the Innovus system, which enables a seamless move from RTL synthesis to implementation. With shared placement and optimization technology from the GigaPlace™ and GigaOpt™ engines for Genus physical synthesis, this offers a big benefit for advanced-node design convergence.

As voltage decreases in the latest FinFET process nodes, IR and EM constraints become increasingly important. The Innovus system includes comprehensive power integrity-aware placement, optimization, clock tree, and routing features to ensure IR and EM violations are addressed during implementation without impacting final PPA.

Cadence’s Tempus™ Timing Signoff Solution, Quantus™ Extraction Solution, and Voltus™ IC Power Integrity Solution are integrated with the Innovus system. With this integration, you can accurately model parasitics, timing, signal, and power integrity effects at the early stage of physical implementation, and achieve faster convergence on these electrical metrics, resulting in more efficient design closure.

 

Innovus Implementation system

お問い合わせ

TRAINING COURSES

Overcoming PPA and Productivity Challenges of New Age ICs with Mixed Placement Innovation
READ WHITE PAPER

Addressing Digital Implementation Challenges with Machine Learning

Better PPA With Innovus Mixed Placer Technology - GigaplaceXL

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Resource Library

Video (9)

  • Better PPA with Innovus Mixed Placer Technology – Gigaplace XL
  • Pushing frequency, power and area with the iSpatial flow to achieve Design Excellence
  • GigaPlace Solver-Based Placement Technology In Innovus Implementation System
  • Reducing Design Flow Iterations with GigaPlace Engine
  • Samsung Foundry 14LPP: The Continual Thrust in FinFET Leadership
  • Maximizing PPA on ARM’s Next-Generation High-Performance Processor Using the Latest Cadence Implementation and Signoff Tools/Flow
  • eInfochips Shortens Runtime on 300M Gate Count SoCs with Innovus Implementation System
  • In Sync with Innovus Technology: Learn how Genus and Innovus technologies are tightly correlated.
  • Tackling 16nm Challenges for Arm Cortex-A72 Processor

Demo Videos (5)

  • Better PPA with Innovus Mixed Placer Technology – Gigaplace XL
  • GigaPlace Solver-Based Placement Technology In Innovus Implementation System
  • Reducing Design Flow Iterations with GigaPlace Engine
  • In Sync with Innovus Technology: Learn how Genus and Innovus technologies are tightly correlated.
  • Tackling 16nm Challenges for Arm Cortex-A72 Processor

Success Story Video (1)

  • Maximizing PPA on ARM’s Next-Generation High-Performance Processor Using the Latest Cadence Implementation and Signoff Tools/Flow

Press Releases (5)

  • ケイデンス、革新的なマシンラーニングベースの設計システム新製品Cerebrusを発表、デジタル設計のリーダーシップを拡大、クラス最高の生産性と結果品質を実現 | Cadence
  • ケイデンスのデジタル設計およびカスタム/アナログ設計EDAフローが TSMCのN6およびN5プロセステクノロジで認証を取得 | Cadence
  • ケイデンスのデジタル設計フルフロー、マシンラーニングを活用し、 QoR改善、設計スループット最大3倍高速化の実現に向け最適化 | Cadence
  • Cadence Tools and Flows Achieve Production-Ready Certification for TSMC’s 12FFC Process | Cadence
  • Cadence Reference Flow with Digital and Signoff Tools Certified on Samsung’s 10nm Process Technology | Cadence

White Paper (3)

  • Overcoming PPA and Productivity Challenges of New Age ICs with Mixed Placement Innovation
  • How ML Enables Cadence Digital Tools to Deliver Better PPA
  • How to Achieve Optimal PPA and Up to 10X TAT Gain in Your Next Digital Design Implementation White Paper
VIEW ALL
Videos

Technical Overview: Innovus implementation System for Digital Designs

Reducing Design Flow Iterations with GigaPlace Engine

GigaPlace Solver-Based Placement Technology In Innovus Implementation System

Concurrent Clock Optimization Boosts Performance, Lowers Power

Lowering Power: Meet your power budgets

Addressing Digital Implementation Challenges with Innovative Machine Learning Techniques

Better PPA with Innovus Mixed Placer Technology – Gigaplace XL

News ReleasesVIEW ALL
  • ケイデンス、モバイルデバイス向けシリコンの成功を加速するため、Armとの協業を拡大 06/29/2022

  • ケイデンスのデジタルおよびカスタム/アナログ設計フローがTSMCの最新N3EおよびN4Pプロセスで認証を取得 06/14/2022

  • AIで強化されたデジタル設計ソリューションCadence Cerebrus、 顧客の次世代設計において革新的な結果を実現 06/10/2022

  • ケイデンスのデジタル設計フルフロー、GlobalFoundries® 12LP/12LP+プロセス設計プラットフォームの認定を取得 05/20/2022

  • ケイデンスの3D-IC設計に関する講演がTSMC OIP Ecosystem Forum Customers’ Choice Awardを受賞 03/01/2022

Blogs VIEW ALL
Customers

Our products enable the reception of broadband data and video content, requiring high levels of performance, small silicon die-size, and rapid time to market. Innovus Implementation System has provided us with unprecedented full-flow speed-up, so we can deliver reliable designs to market faster.

Dr. Paolo Miliozzi, Senior Director, SOC Technology and Physical Design, MaxLinear

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We've tested the full Innovus Implementation System flow on some of our most congestion-challenged 28nm networking IP blocks and have achieved excellent results while seeing significant throughput improvements. The new Cadence solution has enabled us to resolve our most difficult timing requirements…

Fares Bagh, Vice President, Hardware and Architecture Engineering in Freescale's Digital Networking Group

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Our next system-on-chip (SoC) projects will be on a 16nm process, and the Innovus Implementation System can enable much larger blocks than previously possible, decreasing area and top-level complexity.

Debashis Basu, ‎SVP Engineering, Silicon and Systems Engineering, Juniper Networks

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Innovus Implementation System provided us with substantial gains in quality of results and speed-up for our most challenging design.

Tatsuji Kagatani, Dept. Manager, Design Automation Dept., Elemental Technology Development Division at Renesas System Design Co., Ltd.

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At ARM, we push the limits of silicon and EDA tool technology to deliver products on tight schedules required for consumer markets. We partnered closely with Cadence to utilize the Innovus Implementation System during the development of our ARM® Cortex®-A72 processor. This demonstrated a 5X runtime improvement…

Noel Hurley, General Manager, CPU Group, ARM

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The Innovus Implementation System significantly improved the runtime on a critical multi-million-cell IP core compared to our previous solution. With runtimes improved to deliver more than a million cells per day of implementation throughput, we can confidently drive our aggressive schedules…

Robin Lu, Vice President of ASIC, Spreadtrum Communications

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Cadence is committed to keeping design teams highly productive. A range of support offerings and processes helps Cadence users focus on reducing time-to-market and achieving silicon success. Overview

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