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デジタル設計/サインオフ

ケイデンスのデジタル設計/サインオフ検証ソリューションは、早期のデザイン・クロージャーと予測性の高い設計フローを実現し、パワー、パフォーマンス、エリア(PPA)の目標を達成します。

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カスタムIC/アナログ/RF設計

ケイデンスのカスタム、アナログおよびRF設計ソリューションは、ブロック・レベルおよびミックスシグナルデザインのシミュレーションから自動配線、ライブラリ・キャラクタライゼーションまで、多くのタスクを自動化することで設計TATを短縮できます。

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システム設計/検証

ケイデンスのVerification Suiteに統合されたシステム設計および検証ソリューションは、シミュレーション、アクセラレーション、エミュレーション、および検証マネージメント機能を提供します。

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様々なアプリケーションに向けたSoC設計をカスタマイズするための広範なIPプラットフォーム。

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ケイデンスのICパッケージ設計製品は、先進パッケージング、システムのプランニング、相互互換なマルチファブリック設計をサポートし、自動化による効率化と高精度な設計を実現します。

PRODUCT CATEGORIES

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システム解析

ケイデンスのシステム解析ソリューションは、高精度な電磁界ソルバーおよびシミュレーション技術を提供し、システムが広範囲な動作条件下で動作することを検証します。

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ケイデンスのPCB設計ソリューションは、コンポーネント設計とシステムレベルシミュレーションの統合によりコンストレイント・ドリブンな設計フローを提供し、より短時間で予測可能な設計サイクルを実現します。

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Innovus Implementation System

先端ノードにおける最高のPPAを最短のTATで実現

データシート Read White Paper
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Key Benefits

  • CPU分散、マシン間分散に対応した、大規模分散並列処理アーキテクチャーにより、大規模設計に対応
  • ソルバーベースの新しい配置テクノロジーGigaPlace™は、タイミング、パワー、コンジェスションを考慮した配置を行う事は勿論の事、アドバンスノードに対応した、配線トポロジー、カラーリング、ピンアクセスを行う事で、ベストな配線長、Utilization、PPAの配置結果を提供
  • 増え続ける複雑なフロアプランに対応するために、マクロブロックとスタンダートセルを同時に自動配置する独自の機能により、数百個のマクロブロックの最適な配置を実現
  • 最先端のマルチスレッドGigaOpt機能により、配線レイヤーを考慮したタイミングおよびパワー最適化エンジンにより、ダイナミック、リークパワーを削減
  • via pillar、パワーインテグリティを考慮した配置および最適化、パワーを考慮したクロックスキュー、継続的な混雑度のモニタリング、 自動的にダブルパターニングを処理するために最適化された配線機能に対応し、新規のAdvanced NodeテクノロジーでもPPAの向上が可能
  • 高度なブロックモデリング、自動パーティショニング、階層タイミングクロージャなどの大規模階層設計に向けた成熟した階層設計自動化機能、および新たなフロアプラン生成機能に対応
  • インプリメンテーションフロー全体を通じた革新的なマシンラーニング機能により、難易度の高い高性能デザインの設計において最高のPPA結果を実現

Innovus Implementation Systemは、難易度の高いデザインや16nm, 14nm, 7nm, 5nmプロセスのようなアドバンスノードにも合わせて最適化されており、設計に際して、立ち上げ期間を短縮し、早期に開始することができます。配置、配線、最適化、クロックツリー生成における独自の新機能をはじめ、Innovus Implementation Systemは、デザインフロー全体の上流から下流までの各ステップの状況を考慮した新しいアーキテクチャーを搭載しています。このアーキテクチャーを用いることにより、設計イタレーションが最小化されるため、実行時間が短縮され、高品質な製品をより早く市場に投入することができます。Innovus Implementation Systemを使用することにより、統合化、差別化されたシステムを少ないリスクで構築することが可能です。

Innovus Implementation Systemには様々な重要な機能があります。CPU分散、マシン間分散に対応した、大規模分散並列処理アーキテクチャーにより、大規模設計を効率的に進める事が可能です。マルチコア・ワークステーション上でマルチスレッディング、ネットワーク・コンピューター上でディストリビューテッド・プロセッシングを活用することができます。

ASK US A QUESTION

 

実績のあるNanoRoute™エンジンをベースに、トラックを考慮したタイミングの最適化を特長とする次世代のスラック、パワードリブン配線により、設計早期よりシグナル・インテグリティを考慮し、実配線後との相関性を改善します。Innovus Implementation Systemは、全体のフローを通じて、電気的、物理的な最適化の同時処理を可能とする様々な技術を有しています。また、論理合成からフィジカル・インプリメンテーション、サインオフに至るフロー全体でカスタマイズ可能な共通のユーザーインターフェイス(UI)を搭載し、強固なレポート機能及び可視化するにより、設計の効率と生産性が向上します。

セル数および設計の複雑度が増すことによってブロックサイズが大きくなるとともに、フロアプランにおいて配置するマクロブロックの数が爆発的に増えています。 Innovus Implementation Systemは、マクロブロックとスタンダードセルの同時配置を提供します。これにより、マクロブロックの配置位置を自動的に生成し、最適なフロアプランを作成する時間を数日から数時間に短縮できます。

マシンラーニング・コンピューターサイエンスの最新の進歩は、デジタルインプリメンテーションフローの進化にも大きな影響を与えています。 Innovus Implementation Systemにはマシンラーニング技術が組み込まれており、最も困難で高性能なブロックの設計において最高クラスのPPAを提供します。 設計者は、マシンラーニング・トレーニングを思いのままに制御する事で、特定の設計要件に合わせたカスタマイズを行うことができます。

ケイデンスのGenus™Synthesis SolutionはInnovus Implementation Systemと緊密に統合されており、RTL合成から実装までシームレスな設計を可能にします。 Genuの物理を考慮した論理合成においてGigaPlace™やGigaOpt™エンジンなど配置および最適化テクノロジーを共用することにより、先端ノード設計の収束に大きなメリットをもたらします。

最新のFinFETプロセスノードにおいて供給電圧が低下するにつれて、IRおよびEMの制約がますます深刻な問題になります。 Innovus Implementation systemには、包括的にパワーインテグリティを考慮した配置、最適化、クロックツリー、および配線機能が含まれており、最終PPAに影響を与えることなく、インプリメンテーション実行中にIRおよびEM違反に対処します。

Innovus Implementation Systemは、ケイデンスのサインオフ・ツールであるTempus™ static timing analysis,  Quantus™  extraction, Voltus™ power integrity technologiesを統合しています。この統合により、フィジカル・インプリメンテーションの早期にRC、タイミング、シグナル・インテグリティ、パワーインテグリティの課題を正確にモデル化することができますので、これらの電気的な指標において、より迅速に収束を達成し、より効率的なデザイン・クロージャーを実現します。

 

TRAINING COURSES

Overcoming PPA and Productivity Challenges of New Age ICs with Mixed Placement Innovation
READ WHITE PAPER

Addressing Digital Implementation Challenges with Machine Learning

Better PPA With Innovus Mixed Placer Technology - GigaplaceXL

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Resource Library

Video (9)

  • Better PPA with Innovus Mixed Placer Technology – Gigaplace XL
  • Pushing frequency, power and area with the iSpatial flow to achieve Design Excellence
  • GigaPlace Solver-Based Placement Technology In Innovus Implementation System
  • Reducing Design Flow Iterations with GigaPlace Engine
  • Maximizing PPA on ARM’s Next-Generation High-Performance Processor Using the Latest Cadence Implementation and Signoff Tools/Flow
  • Samsung Foundry 14LPP: The Continual Thrust in FinFET Leadership
  • eInfochips Shortens Runtime on 300M Gate Count SoCs with Innovus Implementation System
  • In Sync with Innovus Technology: Learn how Genus and Innovus technologies are tightly correlated.
  • Tackling 16nm Challenges for Arm Cortex-A72 Processor

Press Releases (4)

  • ケイデンスのデジタル設計およびカスタム/アナログ設計EDAフローが TSMCのN6およびN5プロセステクノロジで認証を取得
  • ケイデンスのデジタル設計フルフロー、マシンラーニングを活用し、 QoR改善、設計スループット最大3倍高速化の実現に向け最適化
  • Cadence Tools and Flows Achieve Production-Ready Certification for TSMC’s 12FFC Process
  • Cadence Reference Flow with Digital and Signoff Tools Certified on Samsung’s 10nm Process Technology

Success Story Video (1)

  • Maximizing PPA on ARM’s Next-Generation High-Performance Processor Using the Latest Cadence Implementation and Signoff Tools/Flow

Demo Videos (5)

  • Better PPA with Innovus Mixed Placer Technology – Gigaplace XL
  • GigaPlace Solver-Based Placement Technology In Innovus Implementation System
  • Reducing Design Flow Iterations with GigaPlace Engine
  • In Sync with Innovus Technology: Learn how Genus and Innovus technologies are tightly correlated.
  • Tackling 16nm Challenges for Arm Cortex-A72 Processor

White Paper (3)

  • How ML Enables Cadence Digital Tools to Deliver Better PPA
  • Overcoming PPA and Productivity Challenges of New Age ICs with Mixed Placement Innovation
  • How to Achieve Optimal PPA and Up to 10X TAT Gain in Your Next Digital Design Implementation White Paper
VIEW ALL
Videos

Technical Overview: Innovus implementation System for Digital Designs

Reducing Design Flow Iterations with GigaPlace Engine

GigaPlace Solver-Based Placement Technology In Innovus Implementation System

Concurrent Clock Optimization Boosts Performance, Lowers Power

Lowering Power: Meet your power budgets

Addressing Digital Implementation Challenges with Innovative Machine Learning Techniques

Better PPA with Innovus Mixed Placer Technology – Gigaplace XL

News ReleasesVIEW ALL
  • ケイデンス、Samsung Foundryと協業し、4nmプロセステクノロジー上で開発される ハイパースケールコンピューティング向けSoC設計を加速 04/09/2021

  • ケイデンス、N3プロセスに関する協業に関して TSMC OIP Ecosystem Forum Customers’ Choice Awardを受賞 03/09/2021

  • Rockley Photonics、ハイパースケールデータセンター向け高性能システム開発に関してケイデンスと協業 12/02/2020

  • ケイデンス、2020年度TSMC OIP Partner of the Yearアワードを4部門で受賞 11/04/2020

  • Cadence Pegasus Verification System、TSMCのN16、N12、N7 プロセステクノロジーにおいて認証を取得 10/09/2020

Blogs VIEW ALL
Customers

Our products enable the reception of broadband data and video content, requiring high levels of performance, small silicon die-size, and rapid time to market. Innovus Implementation System has provided us with unprecedented full-flow speed-up, so we can deliver reliable designs to market faster.

Dr. Paolo Miliozzi, Senior Director, SOC Technology and Physical Design, MaxLinear

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We've tested the full Innovus Implementation System flow on some of our most congestion-challenged 28nm networking IP blocks and have achieved excellent results while seeing significant throughput improvements. The new Cadence solution has enabled us to resolve our most difficult timing requirements…

Fares Bagh, Vice President, Hardware and Architecture Engineering in Freescale's Digital Networking Group

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Our next system-on-chip (SoC) projects will be on a 16nm process, and the Innovus Implementation System can enable much larger blocks than previously possible, decreasing area and top-level complexity.

Debashis Basu, ‎SVP Engineering, Silicon and Systems Engineering, Juniper Networks

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Innovus Implementation System provided us with substantial gains in quality of results and speed-up for our most challenging design.

Tatsuji Kagatani, Dept. Manager, Design Automation Dept., Elemental Technology Development Division at Renesas System Design Co., Ltd.

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At ARM, we push the limits of silicon and EDA tool technology to deliver products on tight schedules required for consumer markets. We partnered closely with Cadence to utilize the Innovus Implementation System during the development of our ARM® Cortex®-A72 processor. This demonstrated a 5X runtime improvement…

Noel Hurley, General Manager, CPU Group, ARM

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The Innovus Implementation System significantly improved the runtime on a critical multi-million-cell IP core compared to our previous solution. With runtimes improved to deliver more than a million cells per day of implementation throughput, we can confidently drive our aggressive schedules…

Robin Lu, Vice President of ASIC, Spreadtrum Communications

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Cadence is committed to keeping design teams highly productive. A range of support offerings and processes helps Cadence users focus on reducing time-to-market and achieving silicon success. Overview

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