シリコン・サインオフ／検証

シリコン・サインオフと検証には、テープアウト前に設計者が設計上で実行しなければならない、電気的および物理的なサインオフと検証の一連のステップで必要となるツールが統合されています。これらのステップでは、反復的なインクリメンタル修正（Engineering Change Order、ECO）を必要とするエラーが報告され、電気的および物理的観点から設計の整合性が保証されます。

設計者が複雑なSoC設計で直面する課題は3つあります。

• パフォーマンスとキャパシティ - サインオフツールは時間とメモリを浪費しがちです
• 精度 – サブミクロンノードがますます精細になり、初期段階の合成と実装のタイミング、配置、消費電力、抽出の見積もりとサインオフ時のものを合致させることは難しい課題になります
• 設計クロージャ – 従来からのサインオフツールは設計上の問題を報告するだけで、検出した問題を実際に修正することはできません。その結果、実装とサインオフの間に多くのイタレーションが発生し、市場投入時間が大幅に増大しがちです

ケイデンスは、この最後のステップが迅速に収束し、イタレーションの回数をかつてないほど劇的に減らしてテープアウトしたいというお客様の要望を認識しています。同時に、一連のステップを迅速に実行したいという要望も認識しています。この目標のために設計された弊社のソリューションには、以下のようなメリットがあります。

大規模並列型ソリューション

ケイデンスのサインオフツールであるQuantus^™ Extraction Solution、Tempus^™ Timing Signoff Solution、Voltus IC Power Integrity SolutionおよびPegasus^™ Verification Systemは、企業内または外部クラウドの大規模な並列サーバー・ファームで動作するように構築されています。デザインを自動的に細かいインスタンスに分割して複数のマシンとCPUに分配し、マルチスレッド処理を活用し、順応型スケジューリングによりマシンやCPUの負荷バランスを調整します。幾つかのお客様はこれらの新しいツールを使って10倍以上のパフォーマンス高速化を実現しています。

統合エンジンで精度と迅速な設計収束を実現

ケイデンスのデジタル設計フローでは、Genus^™ Synthesis Solutionに始まり、TempusおよびQuantusソリューション、Pegasus、マニュファクチャリング（DFM）ソリューション、Voltus^™パワー・ソリューションを使用したシリコン・サインオフまで、全フローを通してタイミング、配置、消費電力、抽出に対して統合されたエンジンを使っています。このフローはインデザイン検証と呼ばれており、サインオフ検証ソリューションを活用して、テープアウト前の最終段階で設計者を苦しめるコリレーションや一貫性の問題を回避します。例えば、設計サイクルの初期段階において、Genusソリューションで合成を実行する際、Innovus™ Implementation Systemが実装時に使用する同じ配置と配線を利用するので、問題の修正が容易な設計サイクルの初期段階で適切な選択が可能になります。
また、設計者はInnovusで例えばTempusタイミング・ソリューションやVoltusパワー・ソリューションを実行して、テープアウト時に迅速にタイミングをクローズできます。これにより、設計サイクルの後半でのイタレーションが大幅に削減され、サインオフでの迅速な収束が可能になります。この統合エンジンのインデザイン機能により、設計者が設計予算に著しく悲観的になる必要性をなくすか、あるいは大幅に削減し、プロセスのPPA（Power、Performance、Area）を大幅に改善します。

発見した問題を修正できるツール

サインオフツールの統合エンジンは、設計フローの初期段階で問題を解析するだけでなく、必要に応じて修正するように設計されており、実装とサインオフの間に頻発するイタレーションを大幅に削減します。このツール群により、問題の発見、さまざまなシナリオの解析、ベストなPPA最適化の適用、設計フローの初期段階での実装が可能になり、設計のPPAのサインオフメトリクスがテープアウトに近い2%～5%になります。

ミックスシグナルとカスタム設計のサポート

ケイデンスのすべてのサインオフツールと機能は、Virtuoso®プラットフォームに統合されており、ミックスシグナルやカスタム設計に対しても同じ機能を提供します。

すべての設計フローにおいて、シリコン・サインオフと検証はサインオフを制御する極めて重要な最終ステップです。ケイデンスの設計フローで統合エンジンと大規模並列型ツールを使うことで、プロセスの大幅な円滑化、設計クロージャの迅速化、PPAの大幅な改善が可能になります。

Assura Physical Verification

階層マルチプロセッシングを使用して、高速かつ効率的な設計ルールエラーの判別と修正を実行します。

CMP Predictor

モデル・ベースのインテリジェントなメタル・フィルやホットスポットの検出および修正により、設計パフォーマンスを最適化します。

LDE Electrical Analyzer

レイアウト形状からデバイスとインターコネクトの電気的動作を抽出します。システム変動によるタイミングとリークのホットスポットを検出して修正します。

Litho Physical Analyzer

リソグラフィホットスポットを検出し修正します。モデル・ベースのテクノロジーを使用して、迅速かつ正確にシリコンのレイアウト形状を予測します。パラメトリックな歩留まりとチップ性能を改善します。

MaskCompose Reticle and Wafer Synthesis Suite

設計から製造までのフローを強化し、マスク生成のサイクル回数とコストの削減し、早期市場投入を実現します。

Cadence Pattern Analysis

最も効果的なレイアウトの解析、および最適ソリューションを提供し、セルからフルレチクルレイアウトまでの製造性を最大限に高めます。

Pegasus Verification System

分散処理を効率的に行うことで、数百CPUを利用してもリニアなスケーラビリティーを実現します。ファウンドリー認証のルールデッキを使い100％の精度を保障しながら最大10倍の速度を向上させます。

Process Proximity Compensation

全プロセスのテクノロジーに対し、厳密な精度、短いTAT、柔軟な使い勝手の要件を満たします。

Physical Verification System

インデザインおよびバックエンドの物理検証、コンストレイント検証、信頼性チェックを可能にします。

Quantus Extraction Solution

業界で最速、最高精度の3Dフルチップ寄生抽出ツールで、インデザインおよびサインオフ抽出を提供します。デザインルールチェックとレイアウトvsスケマティック検証を実行して、SoC設計用のカスタムIPの歩留まりを向上させます。

QuickView Signoff Data Analysis Environment

使いやすく高性能なスタンドアローンのチップ最終処理システムは、複数のフォーマットのデザイン、レイアウト、製造データをサポートします。

Tempus Timing Signoff Solution

完全なスタンドアロンツールで、シリコン・アキュレートなタイミング・サインオフとシグナルインテグリティ解析を提供し、テープアウト後のチップ動作を確実なものにします。

Voltus IC Power Integrity Solution

SPICEレベルの精度と大規模設計（最大10億インスタンス）のサポートを維持しながら、競合他社のソリューションと比較して10倍高速なパワー・インテグリティ解析とサインオフを実現します。

Voltus-Fi Custom Power Integrity Solution

より迅速なテープアウトを実現するために、悲観性、面積、消費電力の少ないデザインを作成しながら、タイミング・サインオフのクロージャと解析を短縮します。SoC開発者はタイミング・クロージャを加速し、チップ設計を製造へと迅速に進めることができます。